2017年7月20日
HDL代码风格建议（2）乘法器和DSP推断
摘要： Inferring Multipliers and DSP Functions Inferring Multipliers module unsigned_mult (out, a, b); output [15:0] out; input [7:0] a; input [7:0] b; assig 阅读全文
posted @ 2017-07-20 10:26 大雪球 阅读(286) 评论(0) 推荐(0)
HDL代码风格建议（1）使用示例和IP
摘要： Recommended HDL Coding Styles HDL coding styles can have a significant effect on the quality of results that you achieve for programmable logic design 阅读全文
posted @ 2017-07-20 09:31 大雪球 阅读(244) 评论(0) 推荐(0)
推荐 的FPGA设计经验（4） 时钟和寄存器控制架构特性使用
摘要： Use Clock and Register-Control Architectural Features FPGAs provide device-wide clocks and register control signals that can improve performance. Use 阅读全文
posted @ 2017-07-20 01:09 大雪球 阅读(712) 评论(0) 推荐(0)