摘要：存储器SRAM的Avalon-MM设计，根据SRAM:IS61LV51216AL-10TI 数据手册，设计如下Avalon-MM接口（1）verilog代码module Crazy_SRAM #( parameter DATA_LEN = 16, parameter ADDR_LEN = 19 ) ( input csi_clk, input csi_reset_n, // input [(ADDR_LEN-1) : 0] avs_address, input [(DATA_LEN/8-1): 0] avs_byteenable_n, input avs_write_n, input [(DA 阅读全文

摘要：静态地址边界是由主端口数据宽度决定的字地址。 （1）对具有8位数据宽度的主端口，静态地址边界落在地址0x00,0x01,0x02,0x03… （2）对于具有32位数据宽度的主端口，静态地址边界落在地址0x00,0x04,0x08,0x0C… 每个地址就8个字节，即一个字，一次操作就一个字节（byteenable） （1）当主端口和从端口数据宽度一样的时候------静态地址边界对齐 （2）当... 阅读全文

摘要：Avalon Interface Special http://www.altera.com.cn/literature/manual/mnl_avalon_spec.pdf Avalon总线是SOPC硬件系统的重要组成部分，了解龙妹妹总线的特点、信号以及传输模式等，是构建SOPC硬件系统、开发自定义外设IP的基础。 Avalon接口规范定义了外设和Avalon开关互联结构（Avalon Swit... 阅读全文

摘要：嵌入式逻辑分析仪—SigbalTap II，脱离软件仿真，嵌入式逻辑分析仪，多通道数据测试，在没有外置logic的时候。还是比较爽的事情本例中用正弦波、三角波、锯齿波、方波波形数据为参考，简要讲解SignalTap II（1）新建工程，引脚配置：，RTL图如下 （2）新建SignalTap II 文件（3） 设置待测信号名（4）在node双击添加需要观察的数字信号；不要调入系统时钟，因为本例打算用系统时钟来做逻辑分析仪的采样时钟 （5）添加系统采样时钟（类似示波器的采样）（6）设置采样深度：因为占用ESB/M9K，采样深度最好小于9K，这里设置为2K（7）设置采样其实触发位置 （8）触发方式： 阅读全文

摘要：时序：http://tinyvga.com/vga-timingVerilog设计：vga_desin->vga_display->vga_driver层层递归（1）顶层不说了 ，你懂的（2）vga_diaplay: 读取行列值，给颜色就可以，发挥你的想象力//LCD VGA接口都一样 module vga_display(inputclk, input rst_n,input[8:0]x_pos, input [8:0] y_pos,output [15:0] lcd_data);//定义颜色变量RGB--5|6|5parameter RED =16'hF800; /*1 阅读全文

摘要：我是看着牙缝的博文长大的。。。SRAM http://www.cnblogs.com/yuphone/archive/2010/09/27/1836519.html12864 http://www.cnblogs.com/yuphone/archive/2010/03/25/1694547.html 阅读全文

摘要：下载地址ftp://ftp.altera.com/outgoing/release/，拖进迅雷，快速且可以断点续传。根据网友牙缝的说法：ase是altera start edition，是入门版，freeae是altera edition，是nb版，需要破解，此处我安装9.1sp1 的modelsim_ae_windowns，破解我找到了会上传一、傻瓜式安装不需要解释，直接next到最后，路径不要出现中文空格二、破解只要小心就可以了（1）.首先右击我的电脑，查看属性，看看Windows系统注册用户名和组织名是不是英文的，如果不是则需要修改成英文。修改方法：开始->运行 regedit， 阅读全文

摘要：Altium Designer Winter 09 Rules Design 很多人设计的PCB板子去厂家做了回来之后发现很戳，一直埋怨厂家的戳，可实际上自己不一定按照厂家的规则来。在此我根据jiaXX的规则发表个人对Rules的见解： 根据所谓最XX的PCB制作厂家：jia XX的工艺标准： 以及综合Alium Dsigner Winter 09 的Runle规则，一般要能到让jiaXX做出来... 阅读全文