摘要：1、SC：single_clk;单一时钟。DC:dual_clk双时钟。即它们的区别主要在于，FIFO在进行数据处理时，写入数据时的速度与读出数据时的速度是否一致。2、FIFO模块（DCFIFO为例）主要包括以下几部分：write部分，read部分，清零部分。write部分：data(8位或16位)... 阅读全文

摘要：http://bbs.ednchina.com/BLOG_ARTICLE_3019907.HTM 第六章 时钟域有一个有趣的现象，众多数字设计特别是与FPGA设计相关的教科书都特别强调整个设计最好采用唯一的时钟域。换句话说，只有一个独立的网络可以驱动一个设计中所有触发器的时钟端口。虽然这样可以简化时... 阅读全文

摘要：http://blog.csdn.net/lureny123/article/details/12907533 很久不写东西了，因为这个空间里似乎都是做软件的，而我把ASIC/FPGA认为是硬件电路。所以写的虽然也是代码，但是想的确实硬件电路。这让我在这个软件人员居多的空间里显得格格不入。... 阅读全文

摘要：最常用的约束有IO管脚位置约束和电平幅度约束，这个很好理解。另外，就是对时钟网络约束。这个是很重要的。比如你的系统中，驱动的电路的时钟是27M的，那么你需要在约束文件中增加类似如下的约束语句NET REF_CLK27M TNM_NET = REF_CLK27M_grp;TIMESPEC TS_REF... 阅读全文