摘要： 截图详情，（建议在win7 上运行） 代码如下： #include <iostream> #include <stdio.h> #include <stdlib.h> #include <Windows.h> #include <conio.h> #include <time.h> using na 阅读全文

摘要： 在fpga如何实现任意分频呢？ 偶数分频比较简单，而比较困难的是奇数分频。请看下图： 如上图所示是三分频的分析图，黑色的为两路时钟，相位差180°，可以取反获得其中的任意一路，最终的蓝色波形是输出波形，紫色的是计数器，假设计数3个也就是0 1 2，两个红色框是计数器表示2，黄色框其实就是我们需要的半 阅读全文

摘要： 当用屏幕录像专家播放视频的时候可能和svn会引起冲突，为此将解决问题的方法记录如下：以供下次查看。欢迎大家一起交流，Q群：912014800。 猜测可能是这一项 阅读全文

摘要： 【高性能系统设计笔记】使PLL内部时钟通过专用引脚输出http://www.corecourse.cn/forum.php?mod=viewthread&tid=27873(出处: 芯路恒电子技术论坛) 在设计中，经常遇到需要将PLL的输出时钟通过FPGA的管脚输出到外部供外部器件使用，例如SDRA 阅读全文

摘要： ddr2_ip 使用文档 2019年2月25日 第一次建立 本文只说明具体的操作，其他知识请自行查阅相关资料。欢迎大家一起交流，Q群：912014800。 一.准备工作 本文主要针对的是quartus的ddr2的IP核使用，用的器件是C4系列。在使用DDR2 IP核之前，应该先确认ddr2的ip核已 阅读全文

摘要： 摘要：测试环境：quartus 13.0，在多数情况下，我们需要通过扩展符号位来实现有符号数的+ - *，但是verilog 的语法中有关于有符号的修饰符：signed，对比，笔者做了简单的测试，现将过程记录如下：欢迎大家一起交流，Q群：912014800。 这里我测试了乘法，代码如下： 代码解释： 阅读全文

摘要： 摘要： 随时更新。 介绍： 协议： 阅读全文

摘要： 摘要：虽然网上有很多fir的使用博客，但是呢？本文的fir是基于最新的IP核 fir II 来说的。在新版的软件中，搜索fir只剩下fir II 了。。。本文仅说明该IP的参数怎么设置，如何使用，在此笔者已经验证过了，大家可以自行到硬件上验证，欢迎大家一起交流，Q群：912014800。 1.生成I 阅读全文

摘要： fpga存储图像方案讨论，欢迎大家一起交流，Q群：912014800。 本文不讨论片上ram 以及sram存储，在此进讨论基于sdram存储的情况，在此sdram指 sdr sdram ，ddr sdram ， ddr2 sdram ，ddr3 sdram等。 （——不用对这些sdram感到惧怕，在 阅读全文

摘要： 用加法器实现T型曲线的理论分析 欢迎大家一起交流，Q群：912014800。 // 2017年12月28日 建立 by cofin T型加速曲线公式：如下所示： Vt = v0+at （1） S = 1/2at2 + v0*t （2） 举例，如果我们要在5MHz下产生一个1Khz的方波，那么我们需要 阅读全文