神的随波逐流的中子

摘要： 一、设计思路 行同步计数器 场同步计数器 图像帧数计数器 摄像头输出3*3像素图像的输入信号图解 场信号vsync脉冲，表示一帧图像的开始 行信号hsync有效（高有效），摄像头输出数据 一个像素是16位数据，传入一次是8位数据，所有一个像素传了6次数据 二、代码实现 module dvp_capt 阅读全文

摘要： 一、设计思路 1、步骤 摄像头有一个上电复位信号（低有效） 摄像头在系统复位之后，摄像头上电复位信号要保持稳定的低电平至少1ms 1ms之后之后，拉高上电复位信号 拉高上电复位信号后20ms之后，摄像头才能进入工作模式 进入工作模式之后，通过SCCB将初始化的参数写入摄像头寄存器内 摄像头初始化完成 阅读全文

摘要： 一、SCCB协议注意事项 1、读时序 2阶段写紧跟着一个2阶段读，意思是读时序有一个完整的2阶段写以及一个完整的2阶段读 所以，读时序是有两个完整阶段的，2阶段写有起始位停止位，2阶段读也有起始位和停止位 2、IIC协议与SCCB协议 IIC协议与SCCB协议的写时序是完全相同的，而读时序通过以上的 阅读全文

摘要： 警告记录：[Timing 38-316] Clock period '20.000' specified during out-of-context synthesis of instance 'dds_module/dds_rom' at clock pin 'clka' is different 阅读全文

摘要： 一、参考模型 图源来自《【抢先版】小梅哥FPGA时序约束从遥望到领悟》 二、参数分析 T(0)->(3) = Tclk1 T(3)->(4) = Tco T(4)->(5) + T(5)->(6) = Tdata T(4)->(5) = Tdata(Init) T(5)->(6) = Tdata(P 阅读全文

摘要：  阅读全文

摘要： 一、基本操作 STEP1:quaturs ——> tool ——> TimeQuest Timing Analyzer STEP2:Create Timing NetList(创建时序网表) STEP3:读取SDC文件（设计约束文件） STEP4:查看报告/创建时钟约束 (1)查看报告 report 阅读全文

摘要： 一、设计思路 发送数据计数器 接收数据计数器 从机的时钟SCK是由主机支持的，所以不是一个时钟域，接收时钟SCK需要防止亚稳态接两级触发器 因为边沿检测接两级触发器延后一拍，所以接收的数据要再接一级触发器，与接收数据的边沿对齐 二、参数化设计 从机代码参数说明 DATA_W:为接收、发送数据的个数 阅读全文

摘要： 一、设计思路 二、IIC代码 module iic_module( rst_n , clk , waddr_num , //选择两字节地址或单字节地址 device_addr , word_addr , wr , wr_data , wr_data_vld , rd , rd_data , rd_d 阅读全文

摘要： 一、设计思路 RAM读问题 RAM为了使得性能更好加了输出寄存器，时钟上升沿读到地址后的三个时钟周期才会输出该地址的数据，这就会让读端的首地址读多次造成结果上的不准确 解决方法有两种：一、让DATA_VLD提前几拍，经过验证该方法会造成计数器与数据不匹配，由此带来的一系列问题不是很好解决。二、让TF 阅读全文