2023年12月19日
verilog仿真信号文本抓取
摘要： module textinsert #( parameter DW = 32, parameter NAME = "test.txt" ) ( input logic clk , input logic en , input logic stop , input logic [DW-1:0] dat 阅读全文
posted @ 2023-12-19 11:25 AdriftCore芯研社 阅读(107) 评论(0) 推荐(1)