cihu的博客

摘要： “ 你是否正在为modelsim根本无视你认真写出的完全符合规定的驱动变量而苦恼？因为这些testbench以前都运行的好好的。原来这都不是你的错，而是Modelsim 6.4里修改了参数设置造成的（这帮吃饱了饭撑得家伙）。 网上能搜到的一般是修改安装目录下Modelsim.ini，将voptflow的值从1改成0，这是用来关闭自动优化的。无数人跟在帖子后面声泪俱下的喊“... 阅读全文

摘要： 序列检测器是时序数字电路设计中经典的教学范例，夏宇闻的《verilog数字系统设计教程》一书中有这个例子，用verilog设计一个“10010”序列的检测器。看完后我觉得F和G两个状态多余了，并且刚学了三段式状态机的写法，所以改写了这个程序，代码如下：[代码] 做仿真时没有写testbench，直接用Quartus II 8.1里的仿真工具进行了功能仿真，波形如下： 试验... 阅读全文

摘要： 状态机描述时关键是要描述清楚前面提到的几个状态机的要素，即如何进行状态转移；每个状态的输出是什么；状态转移是否和输入条件相关等。具体描述时方法各种各样，有的设计者习惯将整个状态机写到1 个always 模块里面，在该模块中即描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是将用2 个always 模块，其中一个always 模块采用同步时序描述状态转移；... 阅读全文