2016年3月8日
Altera_PLL 仿真
摘要： Quartus 13.0 64bit Cyclone V 输入时钟 I_GS_27M 输出时钟 OUT_PLL_CLK_74.25M testbench设置如下： `timescale 1ns/1ps`define clk_period 37037 //1000/27*1000= 37037ps 如 阅读全文
posted @ 2016-03-08 09:21 chrispauls 阅读(411) 评论(0) 推荐(0)
PCB走线延时
摘要： 大约是166ps/inch。 也即是0.17ns/25.4mm 阅读全文
posted @ 2016-03-08 09:15 chrispauls 阅读(496) 评论(0) 推荐(0)