摘要：
在一个敏感的输入线路两旁并行走一对接地的线，串扰可以减少一个数量级。 数字电路中，一个完整的地平面可以带来接地保护走线的大部分好处，但保护走线比完整的地平面更有优势。 根据经验，两条微带线之间插入两端接地的第三条线，微带线之间的耦合减半；如果第三条线通过很多过孔连接到地平面，耦合将再减半。 阅读全文
posted @ 2014-04-03 19:33
woaichengdian
阅读(260)
评论(0)
推荐(0)
摘要：
用表示源端阻抗，传输线阻抗，表示末端阻抗。 末端的反射系数如下： 源端反射系数如下： 当源端信号传送到传输线上时，信号幅度： 当对末端进行阻抗匹配时（此时假设源端未进行匹配。源端驱动器的输出阻抗一般很小，为便于分析，这里假设为0），根据（3）式，此时传输线上的信号幅度为驱动信号幅度。由于末端进行了匹配，根据（1）计算的反射系数为0，所以末端信号幅度会等于驱动信号幅度。消除了反射的影响。 当对源端进行阻抗匹配时（此时假设末端为进行匹配。末端接收器的输入阻抗一般很大，便于分析，这里假设末端开路，即阻抗无穷大），由于源端进行了匹配，阻抗等于传输线阻抗，根据（3）式，此时传输线上的信号... 阅读全文
posted @ 2014-04-03 19:31
woaichengdian
阅读(1228)
评论(0)
推荐(0)
摘要：
为消除反射，有两种终端匹配电阻的端接方式： 阅读全文
posted @ 2014-04-03 19:27
woaichengdian
阅读(834)
评论(0)
推荐(0)
摘要：
一般来说，当传输线很短时，传输延时在一定的范围内，此时虽然仍然存在反射，但反射的波形在信号的上升沿之内，则从波形看，没有大的影响，但究竟传输延时短到什么程度才算短呢？我们做一个实验，还是通过spice仿真得到结果。图1为仿真电路图，该信号源端上升时间为1ns，幅度为1V，阻抗为10欧姆。图1 仿真电路图1、Td=40%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。图2 Td=40%Tr，开路终端波形2、Td=30%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。图3 Td=30%Tr，开路终端波形3、Td=20%Tr(Tr为上升时间，Td为传输延时)，开路终端波形。此时的过冲约为 阅读全文
posted @ 2014-04-03 19:24
woaichengdian
阅读(7534)
评论(0)
推荐(0)
摘要：
1、系统同步输出 分析FPGA内部时序单元到输出端口的路径时，当source clock 和 destination clock 来自统一系统时钟，称为系统同步输出（system synchronous output）。 当source clock 或者 destination clock 不在FPGA设计中时，则需要约束一个虚拟时钟，如图1所示，source clock 是CLKA，destination clock 是CLKB，其中CLKA通过FPGA时钟输入端口引入FPGA内部（约束成主时钟），而CLKB引入到FPGA外部的板上芯片，并没有引入FPGA内部，因此需要将CLKB约束成虚.. 阅读全文
posted @ 2014-04-03 19:22
woaichengdian
阅读(4504)
评论(0)
推荐(0)
摘要：
材料选择若线路长度小于20inch且速度小于3.125Gbps，那么FR-4材料是可以接收的；如果需要更长的线路或者更高的速度，可以考虑选用高速材料，如ROGERS 3450。差分线路对 在FR-4材料中，100mil的线路距离差会导致差分信号间大约有18ps的差异。最好使用PCB设计工具中的自动线路匹配进行差分等长匹配。总体来说，希望做到差分线路对之间的长度差不大于50mil。差分线路宽度和间隔 每种特定叠层结构都需要独自设计差分线路宽度和间隔。可以使用专门的阻抗计算软件计算这些参数。如下图,通过设定合适的参数，来使差分线阻抗达到100欧姆，单线阻抗50欧姆。过孔 千兆级信号差分线... 阅读全文
posted @ 2014-04-03 19:21
woaichengdian
阅读(937)
评论(0)
推荐(0)
浙公网安备 33010602011771号