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2017年5月23日

摘要： //open the file Initial Begin step_file = $fopen("F:/Company/Src/txt/step.v","r"); file_ekxdn =$fopen("F:/Company/Src/txt/ekxdn.v","w"); end always #5 阅读全文

posted @ 2017-05-23 11:00 yf869778412 阅读(2137) 评论(0) 推荐(0)

如何对多个文件进行MODELSIM仿真？ (由于是一个很大的项目，不可能把所有MODULE都放在一个文件里。如何在ModelSim中对多个.V文件进行仿真？)

摘要：可以将所有要编译的所有文件的名字做一个list。新建一个文本文档，重命名为vflistvflist内容例子如下(src为文件夹)：src/base_addr_chk.vsrc/config_mux.vsrc/glue.vsrc/pargen.vsrc/pci_top.vsrc/retry_count 阅读全文

posted @ 2017-05-23 10:59 yf869778412 阅读(3008) 评论(0) 推荐(0)

2017年5月22日

关于Xilinx MicroBlaze应用modelsim se仿真问题（EDK:3593 - Unable to locate the precompiled library microblaze_v8_50_c）

摘要： ERROR:EDK:3593 - Unable to locate the precompiled library microblaze_v8_50_c. The file D:\Xilinx\14.7\ISE_DS\EDK\hw\XilinxProcessorIPLib\pcores\microb 阅读全文

posted @ 2017-05-22 16:40 yf869778412 阅读(1386) 评论(0) 推荐(1)

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posted @ 2017-05-22 14:46 yf869778412 阅读(1) 评论(0) 推荐(0)

XILINX XST综合的选项的含义

摘要：所谓综合，就是将HDL语言、原理图等设计输入翻译成由与、或、非门和RAM、触发器等基本逻辑单元的逻辑连接（网表），并根据目标和要求（约束条件）优化所生成的逻辑连接，生成EDF文件。完成了输入、仿真以及管脚分配后就可以进行综合和实现了。在过程管理区双击Synthesize-XST。如图所示综合可能有3 阅读全文

posted @ 2017-05-22 14:42 yf869778412 阅读(3151) 评论(0) 推荐(1)

在ISE查看各个模块消耗的资源

摘要：这个是很多兄弟姐妹非常想知道的事情。我今天就简单和大家详细说一说。其实很简单，只是大家可能没有注意而已。把图上的-detail选定即可。转载自：http://bbs.21ic.com/blog-731039-96613.html 阅读全文

posted @ 2017-05-22 14:40 yf869778412 阅读(2322) 评论(0) 推荐(0)

2017年5月19日

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摘要： 1.构建外设可以直接在添加IP到工程，可以重新配置修改IP。 2.添加完所有的外设IP后，运行Generate BitStream。如下图1所示。图1 3.更改SDK 的workspace如图2 ，图2 阅读全文

posted @ 2017-05-19 17:38 yf869778412 阅读(193) 评论(0) 推荐(0)

2017年5月17日

Aurora 8B/10B、PCIe 2.0、SRIO 2.0三种协议比较

摘要：在高性能雷达信号处理机研制中，高速串行总线正逐步取代并行总线。业界广泛使用的Xilinx公司Virtex-6系列FPGA支持多种高速串行通信协议，本文针对其中较为常用的Aurora 8B/10B和PCI Express 2.0，Serial RapidIO 2.0三种协议进行了测试及对比分析。首先搭阅读全文

posted @ 2017-05-17 16:32 yf869778412 阅读(14066) 评论(0) 推荐(0)

2017年5月12日

NAND flash和NOR flash的区别详解

摘要：我们使用的智能手机除了有一个可用的空间（如苹果8G、16G等），还有一个RAM容量，很多人都不是很清楚，为什么需要二个这样的芯片做存储呢，这就是我们下面要讲到的。这二种存储设备我们都统称为“FLASH”，FLASH是一种存储芯片，全名叫Flash EEPROM Memory，通地过程序可以修改数据，阅读全文

posted @ 2017-05-12 15:22 yf869778412 阅读(332) 评论(0) 推荐(0)

FPGA三分频,五分频,奇数分频

摘要：我们在做FPGA设计时，有时会用到时钟频率奇数分频的频率，例如笔者FPGA的晶振为50M，当我们需要10M的时钟时，一种方式可以使用DCM或PLL获取，系统会内部分频到10M，但其实VERILOG内部也完全能实现，所以我们还是来了解一下。有这样一个欢乐的时钟了，我们要得到以下的分频效果：奇数分频阅读全文

posted @ 2017-05-12 10:05 yf869778412 阅读(1857) 评论(0) 推荐(0)

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