摘要：
【摘自夏宇闻《verilog设计教程》】一般情况下，Verilog HDL源程序中所有的行都将参加编译。但是有时希望对其中的一部分内容只有在满足条件才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，而当条件不满足是则编译另一部分。 条件编译命 阅读全文
posted @ 2017-04-13 16:06
yf869778412
阅读(2058)
评论(0)
推荐(0)
摘要：
二、软件的简单使用 工程建立后我们就可以进行程序的编写添加了。 选择左下角file list 选项卡 这里主要是工程的信息。 在input files 上右键弹出选项addànew file。。。 在这选择添加文件的类型文件名和文件的路径根据实际情况添加。由于diamond的文本编辑不是特别好用，所 阅读全文
posted @ 2017-04-13 13:51
yf869778412
阅读(3648)
评论(0)
推荐(0)
摘要：
测试环境（win10 x64 软件Diamond 3.5 x64） 软件下载地址：http://files.latticesemi.com/Diamond/3.5/3.5.0.102_Diamond_x64.zip 一、建工程 打开软件 如图所示： 虽然diamond的中文资料并不是特别多，但是软件 阅读全文
posted @ 2017-04-13 13:50
yf869778412
阅读(1205)
评论(0)
推荐(0)
摘要：
第一步安装：执行.EXE文件，一直下一步，最后license选择没有USB什么的那个（具体记不清了）。 第二步破解：安装完成后在环境变量中将license路径指定到license文件即可（LM_LICENSE_FILE d:\lscc\diamond\3.7_x64\license\license. 阅读全文
posted @ 2017-04-13 10:50
yf869778412
阅读(12324)
评论(0)
推荐(0)
浙公网安备 33010602011771号