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转自http://bbs.ednchina.com/BLOG_ARTICLE_1770084.HTM 基础知识：verilog 不可综合语句 （1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integ 阅读全文
posted @ 2017-03-07 14:59
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渐渐地，发现自己已经习惯于发现细节，喜欢打破常规，真的非常喜欢这种feel。 相信很多人在书上或者博文上都有提出“在FPGA中使用for语句是很占用资源的”的观点，特权同学也不例外。那么，这种观点正确吗？我的答案是：对一半，错一半。在某些情况下，使用for循环也许真的挺占用资源的。但我并不想去探讨这 阅读全文
posted @ 2017-03-07 14:39
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习惯了自己发现一些小问题，既然发现了，就记下来吧，不然又要忘了，这是多么悲痛的领悟。 今天在用vivado进行块设计时所生成的顶层模块居然是用VHDL语言描述的，这时郁闷了，表示只看过VHDL语法但没写过。暂且不说VHDL模块的内容，我应该如何在测试平台中例化它并对它进行测试呢？稍微查了一下，其实很 阅读全文
posted @ 2017-03-07 14:35
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为了方便查看波形，找来了一款软件——debussy，它的一个优点是任你查看设计内信号，只需一个波形文件，如FSDB文件。而不用像modelsim那样想看某些信号，添加了之后还要重新编译仿真，浪费了很多时间，但modelsim的编译仿真功能很强大。那何不把它们的优点结合起来呢？从这个目的出发，下面即将 阅读全文
posted @ 2017-03-07 14:33
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http://www.blogbus.com/uyarotxb-logs/206932748.html inout作为输出端口时三态门为选通状态，inout作为输入端口时三态门为高阻态，可通过link_data控制使能。 芯片外部引脚很多都使用inout类型的，为的是节省管腿。一般信号线用做总线等双 阅读全文
posted @ 2017-03-07 10:18
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