该文被密码保护。 阅读全文
posted @ 2020-04-02 15:59
云远·笨小孩
阅读(0)
评论(0)
推荐(0)
摘要:
reg表示综合出触发器(该说法错误).因为always块(变量必须为reg)既能是时序电路,也能是组合电路。 组合电路一般是电平敏感的always块,或assign语句; 时序电路一般是时钟沿敏感的always块。 优选设计原则 优选同步设计 尽可能使用**时钟驱动的触发器(Flip-Flop)** 阅读全文
posted @ 2020-04-02 15:36
云远·笨小孩
阅读(249)
评论(0)
推荐(0)
该文被密码保护。 阅读全文
posted @ 2020-04-02 15:30
云远·笨小孩
阅读(2)
评论(0)
推荐(0)

浙公网安备 33010602011771号