12 2008 档案

（原创）uart发送数据模块设计
摘要：我们可以发送任意八位数据din，din之间可以间隔任何时间，只要模块接受到新的din数据，就会以固定的频率一个接一个的将数据发出。仿真波形如下：[代码][代码] 阅读全文
posted @ 2008-12-27 01:53 changlongbaobao 阅读(330) 评论(0) 推荐(0)
（原创）system verilog——加法树乘法器
摘要：加法树乘法器的system verilog的实现，由于逻辑功能简单明了，只用了简单的断言验证，如果有疑问请给我留言[代码]完整代码：mult_sv.rar 阅读全文
posted @ 2008-12-24 11:47 changlongbaobao 阅读(1206) 评论(6) 推荐(0)
（原创）system verilog——同步fifo
摘要：本例代码都已给出，可以在MODELSIM6.3F中直接运行，大家通过下面仿真波形可以看到，有六个断言成功，0个断言失败，成功的断言分别是：三个写入数据时，status的前后状态变化的断言；三个读出数据时，status的前后状态变化的断言。代码如下：[代码]完整代码：fifo_sv.rar 阅读全文
posted @ 2008-12-24 00:32 changlongbaobao 阅读(1003) 评论(0) 推荐(0)
（原创）加法树乘法器的设计
摘要：闲来之余，写了个加法树乘法器的小程序，此乘法器的最大特点是通过增加资源而提高运行速度，使两八位数相乘能够在一个周期中完成。[代码]完整代码及testbenchmult.rar 阅读全文
posted @ 2008-12-21 00:12 changlongbaobao 阅读(768) 评论(0) 推荐(0)
（原创）同步FIFO的设计与技巧
摘要：本设计是同步FIFO，但我的ram使用了双端口的异步ram，为什么要使用双端口呢？是不是太浪费资源了？其实不然，之所以用双端口的ram，主要原因是同时进行读写数据时，两个端口互不影响，能同时进行，解决了并发的问题。我们设计的不是同步FIFO吗？为什么要用异步ram呢？是不是成了异步FIFO？当然不是，当然是同步FIFO，因为我们的syn_fifo模块中只有一个clk，其实子模块可以理所当然的用同步... 阅读全文
posted @ 2008-12-20 00:13 changlongbaobao 阅读(1743) 评论(11) 推荐(0)
（原创）CMOS门电路的功耗
摘要：CMOS门电路的功耗:动态功耗：1。电容转换产生的功耗。 2。转换期间从Vdd到Gnd流过的短路电流引起的短路功耗 3。输出波形中短时脉冲波形干扰引起的功耗。静态功耗：1。由泄漏电流（亚阀值电流和源/漏结反偏电流）引起。 2。由直流电流（eg：低输出的伪NMOS电路）引起。亚阀值电流（Isub）：VT降低，Isub值将增大，但VDD-VT控制晶体管能起作用的驱动能力，保持VT则降低了器件的性能，... 阅读全文
posted @ 2008-12-17 01:00 changlongbaobao 阅读(1297) 评论(2) 推荐(0)
WISHBONE总线解析
摘要：WISHBONE为我们提供了灵活的连接结构，使我们能非常容易的定制自己的所需用途。它通过提供标准的数据交换协议，使 用户非常方便进行TEAMWORK，把系统组件化，增加了模块的重用性。节省了二次开发的时间。 WISHBONE地址和数据位都是32位（如果小于32位也可以这行通信），最多可以连接8个主设备，16个从设备，当多个主设 备申请控制时，通过仲裁机制决定什么时候哪个主... 阅读全文
posted @ 2008-12-17 00:50 changlongbaobao 阅读(3759) 评论(1) 推荐(1)
（笔记）synchronizer step by step 优化设计
摘要：方法一： 此列子只用了一个flipflop同步另一个时钟域的信号，如果bclk时钟域穿过来的的信号在aclk的上升区域沿发生 变化（在setup time之后 hold time之前发生变化），那么所采到的信号就可能会产生亚稳态，这将对电路产生 严重的影响。能否有其他方法改变此情况呢？ 方法二： 我们在方法一的基础上又加了一个flipflop,这样如果外部时钟域传来的sig... 阅读全文
posted @ 2008-12-14 01:26 changlongbaobao 阅读(448) 评论(0) 推荐(0)
（笔记）静态时序分析
摘要：three steps of STA: 1.Design is broken down into sets of timing paths 2.Delay of each path is calculated 3.Path delays are checked to see if timing constraints have been met There are 4 types of Pri... 阅读全文
posted @ 2008-12-04 00:53 changlongbaobao 阅读(289) 评论(0) 推荐(0)
ISE中常用文件
摘要：ISE中常用文件 *.bit 下载配置文件。 *.bld 报告文件。 *.cmd 下载配置文件，里面包含了下载器件的选择，下载文件.bit的导入，和一些属性的配置。 *.edn 网表文件。 *.dly 异步延时报告对于最坏的20个路径。 *.fdo 自动创建的仿真宏文件。 *.fnf 文件为floorplan 文件。 *.ise ISE工程文件 *.mpf 文件... 阅读全文
posted @ 2008-12-04 00:26 changlongbaobao 阅读(963) 评论(0) 推荐(0)
（原创）EDK中常用文件
摘要：EDK中常用文件 *.opt 加速编译的配置文件 *.ut 生成比特流的配置文件 *.srp 每个过程产生的报告 *.log 主要记录执行过程中的日志 *.xmp 是XPS的工程文件，里面定义了工具的版本，使用的硬件配置信息（MHS）和软件的配置信息（MSS），目标器件类型， 软件的源码和库位置的信息，注意：XMP中定义了软件程序的起始地址。堆栈信息等。 *.mhs 描述... 阅读全文
posted @ 2008-12-04 00:13 changlongbaobao 阅读(463) 评论(1) 推荐(0)
（原创）verilog中几种易混操作符辨析
摘要：1.逻辑操作符&&,||,! eg: a=4'b0101 b=4'b0110 a||b结果为1 a&&b结果为1 2.按位运算符~，&，|，^，~^，^~ eg: a=4'b0101 b=4'b0110 a|b结果为0111 a&b结果为0100 a^b结果为0011 3.归约运算符&，~&，|，~|，^，~^ eg: a=4'b0101 b=4'b0110 |b结果为... 阅读全文
posted @ 2008-12-04 00:10 changlongbaobao 阅读(758) 评论(0) 推荐(0)