• 博客园logo
  • 会员
  • 周边
  • 新闻
  • 博问
  • 闪存
  • 众包
  • 赞助商
  • Chat2DB
    • 搜索
      所有博客
    • 搜索
      当前博客
  • 写随笔 我的博客 短消息 简洁模式
    用户头像
    我的博客 我的园子 账号设置 会员中心 简洁模式 ... 退出登录
    注册 登录
 






cccofHIT

 
 

Powered by 博客园
博客园 | 首页 | 新随笔 | 联系 | 订阅 订阅 | 管理

2024年2月25日

FPGA之38译码器(看注释)
摘要: 先是编写源文件,我习惯把他的名字与项目名称统一 decoder_3_8.v /* 模块思路是输入abc,输出8选1,先定义各个端口,考虑到输出有多个选择所以用[7:0] */ module decoder_3_8( a, b, c, out ); input a; input b; input c; 阅读全文
posted @ 2024-02-25 17:11 python_TURRLE 阅读(211) 评论(0) 推荐(0)
 
Verilog基本语法知识
摘要: define 就是一个宏定义 define 原变量 新的值或者名称或表达式 再使用的时候可以原变量代替 undef是取消定义宏 `undef 原变量 即可完成取消 `include "文件名.V"这样可以将文件名.V的全部内容赋值并插入到这条语句所出现的地方,并且在编译中将包含了 文件名.V的文件作 阅读全文
posted @ 2024-02-25 17:06 python_TURRLE 阅读(333) 评论(0) 推荐(0)