摘要：学习Verilog快一个多月了，我想最基本的还是没问题，可以写写比较简单的Verilog程序，但对于仿真我已经是崩溃了，RTL仿真确实很简单，但自己就是过不了后仿真即综合后仿真的关，在网上查了很久还是没有解决问题，在进行门级仿真的时候，软件进行到83%进停止了，说什么fail add instant file，真的搞不懂，看到各个门级仿真的方法，都试了试，但结果还是那么糟糕，还想去布线后仿真还有很远了。初学难道就会遇到这么多困难，现在怀疑可能是自己软件的问题，其它的步骤真的是一点错都没有哦，只能回校去攻克了!加油 阅读全文

摘要：不知道为什么想写这篇日志，也或许是为了我们曾经逝去的青春。还有几天就要开学了，不知道我们大家在暑假过的怎么样，有没有什么新的感悟，有没有想好以后的路，有没有想好活着为了什么.....也许有人会说：我想的太多了，生活本来很简单。但我想说的是我们已经大三了，我们该起航了！回想过去，我们都思绪万千......西校区的生活是我们大学里最美好的回忆。还记得我们大学的第一个假日吗？经过一个月的军训，本可以好好在国庆假日好好放松的，但我们选择的留校补课。当时的学长他们教我们单片机，可是我们什么都不懂，很多人都是第一次编程，经过几天的培训，虽然我们有很多还是不懂，但现在想来这对我们以后学单片机还是有帮助的。. 阅读全文

摘要：学习verilog快一个多月了，其实有很多相关的软件不是很了解，其中就有SynplifyPro，当初最先接触的还是quartusII，下面就使用SynplifyPro的使用说下感受。开始看到有Synplify，SynplifyPro，SynplifyPremier，不知道它们有什么作用，在网上查了查才知都是Synplify公司的产品，它们都是综合工具，只是它们的功能不同罢了，其中Synplify是最基础的综合工具，而SynplifyPremier是功能超强的FPGA综合环境。于是就从网站上下载了SynplifyPro9.62下载地址：ed2k://|file|%5B%E9%80%BB%E8%B 阅读全文

摘要：来源：http://xucraft.blog.163.com/blog/static/105715340200982455226272/?fromdm&fromSearch&isFromSearchEngine=yesModelSim+Debussy仿真（Verilog）2009-09-24 17:52:26| 分类： 默认分类 | 标签： |字号大中小订阅利用ModelSim进行仿真，用Debussy查看仿真波形。Debussy进行debug的优点网上已有论述。下面说明仿真步骤：1.Debussy可以直接使用fsdb文件显示仿真波形。因此，在写Testbench时，加入以下语 阅读全文

摘要：在查资料时，无意看到一个资料，里面是博客园里的作者写的，写的很不错，看了看他的博客园，受益匪浅。版主的学习经历可以说是我无法达到的，对于我一个大二的学生来说，想到那些很难，而自己更是最近一年才接触到网络，不知道网上是有很多东西的，有别人的经历，有别人的学习心得，更有我所不了解的新技术...对我来说确实是很大的冲击。不怕别人笑话，我是大学才接触电脑，中学的回忆只有那些书堆的回忆，往事不堪回首，一路走到有喜有悲。大学的开始不知道自己的大学该怎样度过，在一个二流的大学，我们不能依靠老师，只有自己的努力，但而今才发现自己以前的学习专业知识很是不得法，如果有机会真希望重新来过，但生活从来不是那样的，我. 阅读全文