摘要： 在Verilog的建模中，时间尺度和延迟是非常重要的概念，设置好时间尺度和延迟，可以充分模拟逻辑电路发生的各种情况和事件发生的时间点，来评估数字IC设计的各种要求，达到充分评估和仿真的作用。注意延迟语句是不可综合的，只是用来数据建模或仿真。 1. 时间尺度 语法格式： `timescale 10ns 阅读全文