12 2012 档案

摘要：怎样用modelsim做后仿（编译工具采用quatus）step1：在qurtus改变编译选项： assignments－>EDA tool setting:选择verilog还是vhdl。step2：编译。你会在你的工程所在目录 看到一个simulation的目录，这里面有你生成的网表文件和标准延时文件。step3：在目录：\quartus\eda\sim_lib找到你选用器件对应的库文件，将库文件和网表文件以及延时文件和testbench文件放在同一目录，在modelsim里进行编译库文件、网表文件以及bench文件。step4：编译成功后，然后进行load，在load design 阅读全文

摘要：1) QuartusII对代码进行时序仿真时出现Error: Can't continue timing simulation because delay annotation information for design is missing.原因：如果只需要进行功能仿真，不全编译也是可以进行下去的，但时序仿真就必须进行全编译（即工具栏上的紫色实心三角符号那项）。全仿真包括四个模块：综合器（Synthesis）、电路装配器（Fitter）、组装器（Assember）和时序分析器（Timing Analyzer），任务窗格中会有成功标志（对号）。2) 在下载运行的时候，出现下面的错误： 阅读全文

摘要：Error: Can't continue timing simulation because delay annotation information for design is missing原因如下：CAUSE: You attempted to simulate a design whose netlist has not been annotated with delayannotation information by the Timing Analyzer or Fitter. As a result, the Simulator cannotcontinue the c 阅读全文

摘要：“信号不能在多个并发进程中赋值”这是个代码的可综合方面的要求，也就是说一般综合工具会对此报错的，但从仿真角度上说是没有问题的，除非多个赋值造成冲突导致仿真无法继续，modelsim是纯粹的仿真工具，它不会关心代码是否可综合；据我所知，采用波形输入在quartus下进行时序仿真是需要先综合的，这样工具就会检查代码在可综合性方面的问题，因此会报你上述错误．只要将复位操作分开到每个寄存器描述进程中表达就行了． 1 -- 计数器 2 counter:process (clk, rst) 3 begin 4 if rst = '1' then 5 -- Asynchronous ... 阅读全文

摘要：摘要：本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文包含了采用Verilog语言如何创建1-Wire主机例程的摘要。本文提到的DS89C200只是一个理论上的微控制器。另外，假定读者已经具备了1-Wire主机DS1WM和1-Wire协议的一般知识。引言1-Wire主机DS1WM，称作1WM，创建它是为了便于实现主机CPU通过1-Wire总线与器件进行通信，而无须涉及位时序操作。本应用指南阐述如何将1-Wire主机(1WM)嵌入到用户ASIC设计之中。本文提到的DS89C200只是一个理论上的微控制器，另外，假定读者已经具备了1-Wire主机DS1WM和Maxim 阅读全文

摘要：摘要：本应用笔记介绍了嵌入式应用中的四类1-Wire主机电路，并讨论了它们与备用(即未用)系统资源相关的性能与要求。文中给出的电路适用于半径不超过1米，只挂接少量1-Wire从器件的小型网络。文章还介绍了针对具体应用寻找最具性价比的1-Wire主机的指令和决策表。这里假设读者熟悉1-Wire通信和微控制器的基本知识。引言1-Wire总线是一个简单的信号传输电路，可通过一根共用的数据线实现主控制器与一个或一个以上从器件之间的半双工双向通信。电源和数据通信通过单根数据线传输，使得1-Wire器件具有无与伦比的强大功能，可减少系统间的互联。1-Wire器件通过受专利保护的单触点串行接口提供存储器、混 阅读全文