2015年1月27日
VHDL：信号、端口以及和Verilog的区别
摘要： 1.信号 信号是描述硬件系统的基本数据对象，它的性质类似于连接线。信号可以作为设计实体中并行语句模块间的信息交流通道。 信号作为一种数值容器，不但可以容纳当前值，也可以保持历史值（这决定于语句的表达方式）。这一属性与触发器的记忆功能有很好的对应关系，只是不必注明信号上数据流动的方向。信号定义的... 阅读全文
posted @ 2015-01-27 13:46 Abraham_Xu 阅读(5505) 评论(0) 推荐(0)