晓鹏的博客

摘要： 任意分频的方法从网上看了有不少东西，主要有奇数分频，偶数分频，再就是任意分频。 1、先说一下任意分频，任意分频的方法类似于DDS的产生方法，Fo/Fclk = fword / 2^N; N为计数器位宽，位宽越大，计数器越精确， 如果产生1_000_010Hz频率的信号，假设位宽是32位，时钟是50M 阅读全文

摘要： 1、7月24日上午 今天调试示波器，通过外部触发存储波形，原理其实很简单，就是把vga有效区域内的数据存储到ram当中，然后当按键触发时再把数据掉出来， 但是奇怪的是，vga存储的波形只有最后六分之一的波形，搞了一上午，最后才发现在ram生成IP的过成中，手残，读写地址线是5位宽，忘记改了，、 所以 阅读全文

摘要： 在FPGA中应该使用同步逻辑，工作频率的控制不应该采用“时钟分频”，而使用“时钟使能“，并尽量让所有模块使用同一个时钟。 为了产生XKHz的使能信号，可采用一个模可设置的计数器对时钟计数。 阅读全文

摘要： 简单的介绍一下VGA的驱动时序 1、不同的时钟有不同的时序要求，通过上表选择不同的参数 HSYNC 是水平同步信号，VSYNC是行同步信号 可以通过上图大致了解水平同步（帧）信号一行扫描结束之后，行同步信号才进行扫一次，从左上角的一个像素 一直扫到右下角的最后一个像素，不断刷新。 行同步信号和帧同步 阅读全文

摘要： 最近发现一个问题，就是用1S钟的下降沿信号进行锁存时间，下降沿触发。用一个always块是没问题的，但是当用两个always块也就是锁存两次 时间的时候出错，后来发现不应该用寄存器驱动，搜了一下网上的资料，发现最好用全局时钟进行驱动，因为全局时钟引脚直接连接到每一个寄存器 ，也就是到达每一个寄存器的 阅读全文

摘要： 最近尝试了很多方法测量占空比，虽然说原理简单，但是测量的时候误差还是挺大的，凡是没呢么容易， 最后终于实现了1HZ-5M 占空比的测量，精度小于%0.1 另外发现了一个问题，fpga一条语句如果很复杂的话，可能会出现问题。 例如 assign duty_altera = pinlv << 1 + p 阅读全文

摘要： 最近用verilog写了一个检测占空比的程序，意外的发现，在sigtab仿真中，部分边沿检测不出来 于是我单独写了一个边沿检测的程序，在sigtab中仿真时没有问题的，感觉问题应该出现在pll倍频中， 验证了一下，果然是clk的问题，在sigtab中用200M的clk就没有问题了。 如果整除，除法的 阅读全文

摘要： fpga通过pll倍频产生200M时钟，来测量高频率信号源，不知道为啥加到500M就有问题了，测量的fx比实际值要小，正常的话每一兆有3hz的误差，40M的话大约有120Hz的误差，满足2015年产生10-4的要求，贴一下代码。 阅读全文

摘要： FPGA以9600的波特率向单片机发送32位数据，然后单片机对数据进行解析，显示在显示屏上面 波特率的产生 ： 9600bps是指每秒钟发送9600个bit，即1bit的时间为1/9600，fpga板子自带50M晶振，那么一bit的时间时1/9600/1/50M 在没有检验位的情况下，每一帧数据是1 阅读全文

摘要： 应用： 用fpga实现对数码管显示，以前通常的方法是进行整除和取余进行运算，但是fpga并不擅长乘法除法运算，所以可以用BCD码来转换。 BCD码：通俗的可以理解为用四位二进制数表示一位十进制数字。例如，256就可以用bcd码表示为：0010_1001_0110 因此在数码管显示中，也就是把256各 阅读全文