摘要：时序约束和综合 时钟频率 # 时钟单位为ns，2ns对应500M时钟频率 create_clock -period 2 [get ports clk] skew # 设置时钟的skew，即上升沿之间的误差，当前设置为0.3ns set_clock_uncertainty -setup 0.3 [ge 阅读全文

摘要：uvm_event的变量传递 uvm_event可以传递变量，但是变量需要为uvm_object类型，对于package，建议类型向下转换，直接传递uvm_object，并在另一端解析 https://www.edaplayground.com/x/RhYc module testbench; cl 阅读全文

摘要：对UVM添加超时前的打印信息 首先获取到UVM的超时值，然后手动设定\$time的比较和while延时循环，当超出时间后，打印特殊的debug信息。 $time < set_time，则进行循环。 uvm_cmdline_processor clp; clp = uvm_cmdline_proces 阅读全文