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2022年11月2日
Verilog实现四位加/减法器（逻辑表达式）
摘要： 起因是老师要我们以逻辑表达式的形式交作业，强调是逻辑表达式，在网上找了许久，没有找到，便从一些文章中找到了灵感，特分享 说明： 此代码为四位加/减法器的Verilog代码实现（用的是逻辑表达式） 第一种表达： module plus ( input [3:0] P, input [3:0] G, i 阅读全文
posted @ 2022-11-02 21:25 qing影 阅读(367) 评论(0) 推荐(0)