嵌入式大玩家

摘要： 【转】说说Timing这回事Intro问：一个FPGA设计项目需要用哪些评判标准来检验？功能正确；时序收敛；资源消耗少。时序收敛，即Timing Closure，意思是使设计的各项时序指标能满足设计前所制定要求。因此，整个过程分为两部分：制定时序要求满足时序要求Timing Constraints Classes制定时序要求通常是由整个系统电路的外部环境来决定的，比如：整个电路系统提供给FPGA的时钟速度为多快FPGA输入数据是同步信号还是异步信号以及它的频率FPGA输出数据所需的频率输入/输出数据与时钟的相位关系总结以上各种需求情况，得出FPGA芯片对外的三种时序约束：Period（时钟周期 阅读全文

摘要： 【转】【转载+点评】跨越鸿沟：同步世界中的异步信号（原文请参考：http://article.ednchina.com/2004-8/AtcShow2005127160310.htm 文中的红色是james建议大家重点理解的内容，红色括号是james的comment。） 只有最初级的逻辑电路才使用单一的时钟。大多数与数据传输相关的应用都有与生俱来的挑战，即跨越多个时钟域的数据移动，例如磁盘控制器、CDROM/DVD 控制器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。 在现代 IC、ASIC 以及 FPGA 设计中，许多软件程序.. 阅读全文