皮皮祥的博客

摘要： 目录 1 完成逻辑函数的逻辑运算2 用卡诺图记忆格雷码3 卡诺图消除组合逻辑中的冒险（毛刺） 1 完成逻辑函数的逻辑运算 eg.已知两逻辑函数F1(A，B，C)=∑m(0，1，3)，F2(A，B，C)=∑m(0，4，5，7)，试用卡诺图分别求出F1+F2；Fl·F2和Fl+F2。 解： 将逻辑函数F 阅读全文

摘要： 一、GT的概念 Xilinx FPGA的GT意思是Gigabyte Transceiver。通常称呼为Serdes、高速收发器。GT在xilinx不同系列有着不同的产品，从7系列到UltraScale系列分别有GTP、GTX、GTZ、GTH、GTY和GTM。不同GT整体结构上类似，为了支持越来越高的 阅读全文

摘要： Off-Page Connector 当然有意义，这表示电气连接的两端在不同的板子上，通过接插件互联，且箭头指向方为接入目标。举个例子：计算机主板的PCIE口上插一块显卡，画出完整的系统电路图时，显卡与主板的连接就得这么画，且箭头指向主板。 阅读全文

摘要： 单口 RAM（Single RAM）、双口 RAM（Dual RAM）、简单双口 RAM（Simple-Dual RAM）、真双口 RAM（True-Dual RAM）有什么不同？ 对于 分布式 RAM，支持简单双口 RAM 和双口 RAM，不能配置成真双口 RAM。 问题在于：Xilinx 给出的 阅读全文

摘要： 分频器还是比较简单的，一般的思路是：每数几个时钟就输出一个时钟。最简单的当数二分频器了，每当时钟上升沿（或下降沿）就把输出翻转一下。这样就刚好实现了二分频器了。 网上也搜到了最简实现”二分频最简单了，一句话就可以了： always @ (negedge clk) clk_2<=~clk_2;“ 但仿 阅读全文

摘要： 1.对于同步fifo，每100个cycle可以写入80个数据，每10个cycle可以读出8个数据，fifo的深度至少为？ 写时钟频率 w_clk,读时钟频率 r_clk,写时钟周期里，每B个时钟周期会有A个数据写入FIFO读时钟周期里，每Y个时钟周期会有X个数据读出FIFO则，FIFO的最小深度是？ 阅读全文

摘要： FIFO深度计算公式：fifo_depth = burst_length - burst_length * X/Y * r_clk/w_clk burst_length ：突发数据个数X,Y：读时钟周期里，每Y个时钟周期会有X个数据读出FIFOr_clk：读时钟w_clk：写时钟 1，同步FIFO 阅读全文

摘要： 最近在把zedboard的项目工程搬到性能更好的器件上，除了改zynq核和相应管脚外，还需要改几个inout端口和差分LVDS端口。本篇便对inout端口做一个小结。 FPGA设计中，大家常用的一般时input和output端口，且在vivado中默认为wire型。而inout端口，正如其名，即可以 阅读全文

摘要： 介绍一下三态门的概念、作用、原理 目录 三态门的概念 三态门的作用 实现总线结构 实现双向数据传输 三态门的原理 三态门的概念 三态门是指逻辑门的输出有三种状态：高电平状态、低电平状态、高阻状态。 其中，高阻状态相当于隔离状态（因为高阻状态电阻很大，相当于开路） 通常三态门有一个EN使能控制端，用于 阅读全文

摘要： 目录 1. 概要 2. 三态门 2.1 概念 2.2 三态门建模 3. 双向端口 3.1 HDL语言描述 3.2 直接调用元件库中的模块 3. 仿真 4. 综合 1. 概要 双向端口顾名思义是一种既可以作为输入端口接收数据,也可以作为输出端口发出数据,它对数据的操作是双向的。比如某个设计需要一个 1 阅读全文