皮皮祥的博客

摘要： 前言 systemverilog assertion作为systemverilog引入的重要特性，在功能仿真及形式验证中有着重要的作用。相较于Verilog传统的checker，SVA作为声明性的语言，使用简单易于管理；在时序检测，协议监控上有着非常便捷的优势。文章参考《A Practical Gu 阅读全文

摘要： 摘要 SystemVerilog断言（SVA）可以直接添加到RTL代码中，也可以通过bindfiles间接添加。实践表明，最好使用bindfiles添加大多数断言。 这篇论文将解释为什么将断言直接添加到RTL代码会带来问题，以及为什么bindfiles解决了很多问题解决了什么问题。 本文还解释了如何 阅读全文

摘要： 终于来到了断言了，嘿嘿。 assertion分为两种，立刻和并行，立刻断言其实跟普通的$display没什么不同。重点在并行断言。 （一）首先的概念是concurrent assertion的构成：sequence->property->assert sequence 就是简单的需要判断的语句，se 阅读全文