FPGA之锁存器
摘要：
前言 数字同步逻辑中应尽量避免产生锁存器，因为锁存器容易引起竞争、冒险，同时静态时序分析工具也很难分析穿过锁存器的路径。FPGA里面的latch是由查找表产生的。 由于fpga生成的latch路径和时延不确定，因此fpga内不建议用latch（除非一些场景必须使用组合逻辑和latch解决，且对lat 阅读全文
posted @ 2022-02-16 09:27 皮皮祥 阅读(1670) 评论(0) 推荐(0)
2022年2月16日 #
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