皮皮祥的博客

摘要： FPGA设计中，跨时钟域问题的处理 今天和大侠简单聊一聊FPGA设计中跨时钟域问题的处理，话不多说，上货。 跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校的本科生，跨时钟域处理也是面试中经常常被问到的一个问题。 本次主要介绍 阅读全文

摘要： 这两天调试图像，有一个模块输出图像出现闪屏现象，模块环境定义如下： 由于涉及到进出内存操作，为了排除进出内存问题，先屏蔽掉帧缓存模块，发现图像不闪，因此可以定位帧缓存引入的问题。 再看帧缓存模块，由于该模块已经过测试，复用性强稳定性高，不会出现大问题，这时对端口信号进行监测发现问题。 输入控制信号是 阅读全文

摘要： 点击上方“蓝字”，学习更多干货！ 在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。但抛开这些表面，建立时间/保持时间到底是如何产生的，了解的人却不是很多。本篇文章就透过现象看本质，打 阅读全文

摘要： 跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要注意的是，快时钟域到慢时钟域的同 阅读全文