【FPGA】Buffer专题介绍（二）
摘要：目录 背景 IBUF IBUFDS IBUFG IBUFGDS 背景 这篇博文是下面这篇博文的继续： 【FPGA】Buffer专题介绍（一） 但介绍方式我想放的更自由一点，要不然就是官方文档了。 IBUF 这是一个输入缓冲（Input Buffer）原语，不过这个原语一般不需要你自己去例化，综合工具
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posted @ 2021-12-27 13:26
12 2021 档案
【FPGA】Buffer专题介绍（一）
摘要：目录 背景 BUFG BUFGCE BUFGCE_1 BUFGMUX and BUFGMUX_1 BUFGP BUFH BUFIO2 BUFIO2FB 背景 在数据手册 Spartan-6 Libraries Guide for HDL Designs中看到了有关buffer的一些介绍，这里就根据掌
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posted @ 2021-12-27 13:13
AXI4-full协议介绍
摘要：AXI4-full协议介绍 AXI4.0-full包含突发控制信号，所以可以进行突发传输，在只指定一次地址后，可以一次传输多达256个数据(数据的宽度取决于带宽)。主要用于往DDR或者OCM中写入大量数据时使用。 信号线详细描述 下面信号包含五个通道的所有信号。其中每个通道都有其自己的双向握手机制信
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posted @ 2021-12-27 11:09
AXI4-lite协议介绍
摘要：AXI4-lite协议介绍 AXI4-lite是AXI4-full的简化版。用于简单、低吞吐量的内存映射通信。主要用于内核和外设寄存器之间的通信。功能类似STM32中外设与CPU之间的通信时使用的协议，比如当访问串口的数据寄存器时，只访问四个字节的数据，所以使用AXI4-lite就特别合适。再比如，
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posted @ 2021-12-27 11:08
AXI总线介绍
摘要：AXI4.0总线协议简介 Advanced eXtensible Interface (AXI) protocol是有ARM公司提出的高级可扩展接口协议，在AMBA4.0中将其修改升级为AXI4.0。主要包括AXI4.0、AXI4.0-lite、ACE4.0、AXI4.0-stream这四种。Xil
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posted @ 2021-12-27 11:06
Xilinx PLL（Virtex-5）
摘要：1. 概述 1.1 CMT Xilinx Virtex-5 FPGA根据不同型号分别有1、2、6个时钟管理片（Clock Management Tile，CMT），每个CMT由一个PLL和两个DCM组成。CMT包含专有路由来连接同一个CMT中的DCM和PLL，使用专有路由可以改进时钟路径。CMT如下
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posted @ 2021-12-27 09:46
SERDES
摘要：FPGA发展到今天，SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA，从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等，都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计
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posted @ 2021-12-22 10:03
SERDES中,时钟数据恢复的基础是什么?
摘要：通常CDR协议运行在较高的数据速率和较长的传送距离,因此带来很大的设计挑战。在SERDES(Serializer-Deserializer)应用中,顾名思义, CDR接收晶必须从数据中恢复嵌入的时钟。更准确地说,是从数据信号的交换中*时钟。CDR发送器首先串行发送数据,然后将数据转换成8b/10b编
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posted @ 2021-12-22 09:53
uart
摘要：最近学习了解了一些常用的通信协议，整理了一下，分享出来。另外，欢迎各位关注个人公 众号——FPGAer的自我修养，正在更新一些FPGA、Verilog相关的基础知识，期待和同样爱 好FPGA的你相遇。 1.UART UART是异步串行通信口的总称。它所包含的RS232\RS449\RS423等等是对
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posted @ 2021-12-20 13:36
FPGA接口协议之PCIE
摘要：这个问题应该分为两个：FPGA高速接口协议， FPGA PCIE 功能运用。 如果FPGA 来做PCIE 的话，X，A 厂的PCIE phy，link，trans layer 都是硬核 + logic实现，并且IP接口，驱动, 厂商均已经提供好，如果要运用PCIE 的话，直接使用对应的IP+Driv
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posted @ 2021-12-20 13:27
FPGA实现网口通信的几种方式
摘要：从硬件上来说，一般PHY芯片为模数混合电路，负责接收电、光这类模拟信号，经过解调和A/D转换后通过MII接口将信号交给MAC芯片进行处理。一般MAC芯片为纯数字电路。 物理层定义了数据传送与接收所需要的电与光信号、线路状态、时钟基准、数据编码和电路等，并向数据链路层设备提供标准接口。物理层的芯片称之
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posted @ 2021-12-20 13:16
简要介绍各种接口协议和标准
摘要：场可编程门阵列(FPGA)与模数转换器(ADC)输出的接口是一项常见的工程设计挑战。本文简要介绍各种接口协议和标准，并提供有关在高速数据转换器实现方案中使用LVDS的应用诀窍和技巧。 接口方式和标准现场可编程门阵列(FPGA)与模数转换器(ADC)数字数据输出的接口是一项常见的工程设计挑战。此外，A
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posted @ 2021-12-20 13:08
FPGA常用接口协议--UART
摘要：FPGA-UART接口实现 前言 UART协议 UART协议实现（verilog） 仿真 前言 UART接口协议是一种比较简单、非常常用的一种接口协议，使用它的场景很常见，是我们学习FPGA一定要会的接口协议； UART协议 通用异步收发器（Universal Asynchronous Receiv
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posted @ 2021-12-20 13:00
vivado implementation执行时候报错：Unsupported PLLE2_ADV connectivity.......
摘要：执行时候出错， [DRC REQP-1712] Input clock driver: Unsupported PLLE2_ADV connectivity. The signal u_clk_wiz_0/inst/clk_in1 on the u_clk_wiz_0/inst/plle2_adv_
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posted @ 2021-12-20 11:22
Xilinx FPGA配置clocking时钟动态相位输出
摘要：开发平台基于Vivado2017.3，器件使用的是Kintex7。 先贴个时序图： 如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使
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posted @ 2021-12-20 11:05
SPI简介：SPI有几根线？SPI通信原理是什么？
摘要：一、SPI简介 SPI，即Serial Peripheral Interface的英文缩写。从字面意思看就是串行外部设备接口，是一种全双工、高速、同步的通信总线。 SPI最早是摩托罗拉公司开发的全双工同步串行总线，用于微控制器（MCU）连接外部设备之间的同步串行通信,主要应用于Flash、数模转换器
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posted @ 2021-12-17 16:15
压摆率
摘要：压摆率也称转换速率。压摆率的意思就是运算放大器输出电压的转换速率，单位有通常有V/s，V/ms和V/μs三种，它反映 的是一个运算放大器在速度方面的指标。一般来说，压摆率高的运放，其工作电流也越大，亦即耗电也大的意思。但压摆率却是高速运放的重要指标 一、SR压摆率 压摆率的意思就是运算放大器输出电压
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posted @ 2021-12-17 10:26
VIVADO软件交流
摘要：VIVADO使用教程【关键问题！！！！重要！！！】VIVADO会在MESSAGE窗口出提示很多错误和警告信息！ 但建议大家不要看此信息，原因如下：1. 这些信息有可能是过时的，可能是之前报错了，因此修正了，这些信息没有更新。2. 有些信息是错误的，但不影响整个工程的运行，例如某个IP核出错，但实际工
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posted @ 2021-12-13 10:03
FPGA设计中，跨时钟域问题的处理
摘要：FPGA设计中，跨时钟域问题的处理 今天和大侠简单聊一聊FPGA设计中跨时钟域问题的处理，话不多说，上货。 跨时钟域处理是FPGA设计中经常遇到的问题，而如何处理好跨时钟域间的数据，可以说是每个FPGA初学者的必修课。如果是还在校的本科生，跨时钟域处理也是面试中经常常被问到的一个问题。 本次主要介绍
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posted @ 2021-12-10 14:46
FPGA-跨时钟域问题
摘要：这两天调试图像，有一个模块输出图像出现闪屏现象，模块环境定义如下： 由于涉及到进出内存操作，为了排除进出内存问题，先屏蔽掉帧缓存模块，发现图像不闪，因此可以定位帧缓存引入的问题。 再看帧缓存模块，由于该模块已经过测试，复用性强稳定性高，不会出现大问题，这时对端口信号进行监测发现问题。 输入控制信号是
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posted @ 2021-12-10 14:23
到底什么是建立时间/保持时间？
摘要：点击上方“蓝字”，学习更多干货！ 在时序电路设计中，建立时间/保持时间可以说是出现频率最高的几个词之一了，人们对其定义已经耳熟能详，对涉及其的计算（比如检查时序是否正确，计算最大频率等）网上也有很多。但抛开这些表面，建立时间/保持时间到底是如何产生的，了解的人却不是很多。本篇文章就透过现象看本质，打
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posted @ 2021-12-10 14:13
FPGA跨时钟域处理方法
摘要：跨时钟域的信号分为两类，一类是单比特的信号，一类是多比特的信号。这两类信号无论是快时钟域到慢时钟域还是慢时钟域到快时钟域，无论是流数据还是控制信号，都可以使用异步FIFO进行同步。因此下文分类的不同情景，每一种情景都可以使用异步FIFO进行同步，后文就不作介绍。但需要注意的是，快时钟域到慢时钟域的同
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posted @ 2021-12-10 13:46
BS架构与CS架构的区别(最详细)
摘要：BS架构与CS架构的区别 引言 开始（CS结构时期） BS架构与CS架构特点 C/S系统结构 面试题目：数据放在服务端和客户端的利与弊？ B/S系统结构 CS与BS的比较 C/S 与 B/S 区别： 现状与趋势（转自知乎） 引言 开始（CS结构时期） 刚开始的时候用户去取数据，直接就去主机拿，从这里
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posted @ 2021-12-08 18:03
线路/信道编码技术(1)——8B/10B编码
摘要：1. 线路编码技术 线路编码机制将输入原始数据转变为接收器可接收的数据格式，同时保证数据流中有足够的时钟信息提供给接收端的时钟恢复电路。线路编码技术提供了一种将数据对齐到字节/字的方法，可以保持良好的直流平衡，增加了数据的传输距离，提供了更为有效的错误检测机制。除此之外，线路编码技术也可以用来实现时
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posted @ 2021-12-08 13:44
在FPGA中实现源同步LVDS接收正确字对齐
摘要：在串行数据传输中，数据接收端需要一些特定的信息来恢复出正确的字边界，以确定串行码流中哪些比特属于原始并行数据里的同一时钟节拍里的数据，这一处理过程称为字对齐(Word Aligner)。一些标准的协议会定义特殊的码型(常见的码型如8B/10B编码中的K28.5)用于字对齐处理。另一些带源同步时钟的L
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posted @ 2021-12-08 13:35
时序约束
摘要：目录 Defining Clock Constraints 时钟约束： Identifying Clock Sources Clock Networks Report 报告工程中的时钟网络： Check Timing Report Creating Primary Clocks Input Port
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posted @ 2021-12-06 15:51
FPGA时序分析的几个重要参数（Tpd Tsu Thold Tco）
摘要：综合时序图： Tpd ： propagation delay . I/O pin input to non-registered output delay. The time required for a signal on any I/O pin input to propagate throug
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posted @ 2021-12-03 17:21
XILINX时序报告重要参数的含义
摘要：本文讲解XILINX FPGA生成时许报告后各参数的含义，综合完后打开Report Timing Summary ，跟ISE不一样的是Vivado综合后的时序报告是可信的，但注意要将约束添加好，如果在综合时没有添加约束，可以在综合后添加，添加后可以直接查看时序报告，不用重新综合，打开时序报告界面如下
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posted @ 2021-12-03 16:17
图解setup slack 与hold slack
摘要：从上面两个图中可以清晰的看出Setup与Hold Slack的定义与计算方法: Setup slack=latch edge+Tclk2-Tsu-(launch edge+Tclk1 +Tco+Tdata) =(latch edge-lanuch edge) +(Tclk2-Tclk1)-(Tsu+
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posted @ 2021-12-03 15:40
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