皮皮祥的博客

摘要：Given a 100-bit input vector [99:0], reverse its bit ordering. 说明：整数（integer） integer类型也是一种寄存器数据类型，integer类型的变量为有符号数，而reg类型的变量则为无符号数，除非特别声明为有符号数，还有就是i 阅读全文

摘要：在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。 有符号数通常以2的补码形式来表示。图1列出了4位二进制表示法所对应正负数。进一步观察，我们发现两种类型数的加减法是一样的，做加 阅读全文

摘要：verilog中支持signed 数据类型，即支持负数的处理。此时参与运算的各个数均应是signed类型，且数据位宽相同(若位宽不相同，则应手动将其扩展为位宽相同，具体做法就是将最高位的符号位进行扩展),且运算结果要比运算数的位数大以防止溢出。以下用两个小例子进行说明。细节可参考此篇文章： http 阅读全文

摘要：转自：https://www.cnblogs.com/oomusou/archive/2009/10/31/verilog_signed_overflow.html Abstract若要將原本用軟體實現的演算法用硬體電路實現，馬上會遇到2個很基本的問題：一個是如何處理負數?另一個是如何處理overf 阅读全文

摘要：今天看代码时遇到了integer，只知道这是个整数类型，可详细的内容却一窍不通，查看了资料 《verilog数字VLSI设计教程》。其中是这么写到的： 大多数的矢量类型（reg或者net）都被默认当做无符号数。integer和real是个例外，它们被默认为当做有符号数。通常，real类型是不可综合的 阅读全文

摘要：1. 给模块取一个名字（可任意取，一般在仿真模块后加"_test") 例如: module myDesign_test; /*/*/ endmodule 2. 定义变量类型 将输入信号定义为reg类型的；将输出信号定义为wire类型的； 3. 例化模块，并将输入的信号和2中定义的信号进行关联。 例如 阅读全文