皮皮祥的博客

摘要： 1.对于如下代码块： always @(nstate /*or master_din or master_dout_reg*/) begin //initial; master_din_reg = 0; master_dout = 0; cs = 1'b0; wr_done = 1'b0; rd_d 阅读全文

摘要： Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：Verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Ass 阅读全文

摘要： 敏感信号列表出现在always块中，其典型行为级的含义为： 只要敏感信号列表内的信号发生电平变化，则always模块中的语句就执行一次，因此设计人员必须将所有的输入信号和条件判断信号都列在信号列表中。 有时不完整的信号列表会造成不同的仿真和综合结果，因此需要保证敏感信号的完备性。 在实际的PLD 器 阅读全文

摘要： 楼主的问题有点反了。SRAM工艺是FPGA的一种工艺方法。而工艺主要是针对编程开关来说的。现在的FGPA按工艺分主要有SRAM工艺和Flash工艺两类。SRAM工艺的FPGA最大的特点是掉电数据会丢失，无法保存，所以它们的系统除了一个FPGA以外，外部还需要增加一个配置芯片用于保存编程数据，比如EP 阅读全文

摘要： 在文章《LUT是如何实现千万种逻辑结构的》里面我们讲过了LUT的原理，实现逻辑函数时，相当于一个ROM将结果预存，然后把通过输入信号当作地址对预存的结果进行寻址。因此同样借助LUT加几个端口，就可以实现RAM。SLICEM里面的LUT就可以用来实现RAM资源。我们接下来讲几个概念。 （1）CLB C 阅读全文

摘要： 一.查找表（Look-Up-Table)的原理与结构 采用这种结构的PLD芯片我们也可以称之为FPGA：如xilinx的Spartan,Virtex系列等。 查找表（Look-Up-Table)简称为LUT，LUT本质上就是一个RAM。 目前FPGA中多使用4输入的LUT，所以每一个LUT可以看成一 阅读全文

摘要： 如果clk是std_logic类型，它的取值有9种，当clk'event 和clk='1'都满足时不一定是上升沿，此时应该用rising_edge。clk为bit类型时是一样的。 阅读全文

摘要： 本文转载自： MYMINIEYE微信公众号 1.差分信号简介 1.1差分信号 区别于传统的一根信号线一根地线的做法，差分传输在两根线上都传输信号，这两个信号的振幅相同，相位相反，在这两根线上的传输的信号就是差分信号。信号接收端通过比较这两个电压的差值来判断发送端发送的逻辑状态。在电路板上，差分走线必 阅读全文