皮皮祥的博客

摘要：rising_edge 是非常严格的上升沿，必须从0到1 ， (clk'event and clk='1')可以从X到1 查看rising_edge原型 FUNCTION rising_edge (SIGNAL s : std_ulogic) RETURN BOOLEAN IS BEGIN RETU 阅读全文

摘要：只要是数字信号处理电路，就必须有时钟信号。在液晶面板中，像素时钟是一个非常重要的时钟信号。像素时钟信号的频率与液晶面板的工作模式有关，液晶面板分辨率越高，像素时钟信号的频率也越高。在一行内，像素时钟的个数与液晶面板一行内所具有的像素数量相等。例如，对于1024×768的液晶面板，一行有1024个像素 阅读全文

摘要：圈1：if 条件 then顺序语句；end if; —满足单一条件即可圈2： if 条件 thenif 条件 then顺序语句；end if；end if； —嵌套使用，下一个if是建立在上一个if正确的情况下，经常出现在clk句中圈3：if 条件 then顺序语句；elsif 条件 then顺序语 阅读全文

摘要：引言：本文我们介绍SelectIO重要的IDELAY及IDELAYCTRL资源，它们主要用于调整I/O时序延迟，比如调整ADC采集时钟和ADC采集数据I/O之间的时序关系等等。具体内容包括： IDELAY资源概述、端口及使用 IDELAYCTRL资源概述、端口及使用 1.输入延迟资源（IDELAY） 阅读全文

摘要：一、module内部有效的定义 用parameter来定义一个标志符代表一个常量，称作符号常量，他可以提高程序的可读性和可维护性。parameter是参数型数据的关键字，在每一个赋值语句的右边都必须是一个常数表达式。即该表达式只能包含数字或先前已经定义的参数。parameter msb=7; //定 阅读全文

摘要：`define：作用 -> 常用于定义常量可以跨模块、跨文件; 范围 -> 整个工程。 宏定义定义和使用步骤如下： 1.正确添加头文件步骤如下 2.编辑预定义代码 3.设置头文件属性（此步骤做不做都可） 4.在文件中使用宏定义 (1)首先，在此文件中添加文件头：`include "axi_lite_ 阅读全文

摘要：原语（Primitives）-Xilinx库中最简单的设计元素。Primitives 基元是设计元素“原子”。 Xilinx原语的示例包括简单缓冲区BUF和带有时钟使能和清除功能的D触发器FDCE。宏（Macros）-Xilinx库的设计元素“分子”。 可以从设计元素原语或宏创建宏。 例如，FD4C 阅读全文

摘要：PS：笔者强烈建议诸位注册一个EETOP的账号，每天签到或者发贴、回贴就有积分了，里面的资源非常丰富，各种软件、资料都能找到。 一、入门首先要掌握HDL（HDL=verilog+VHDL）。 第一句话是：还没学数电的先学数电。然后你可以选择verilog或者VHDL，有C语言基础的，建议选择VHDL 阅读全文

摘要：1.根据需求先选择资源足够的芯片，估算使用的资源，资源包括LUT、RAM、DSP和GTP等，记得留余量，我们是留40%～50%，资源用太多容易出现问题。 2.根据系统时钟频率选择一个系列，频率高的就选择中端以上的FPGA，如KINTEX7或KU系列，速度等级一般先-2。 3.根据IO需求选择封装，I 阅读全文

摘要：目标：当输入信号，产生下降沿或下降沿时，能在下一个时钟周期得到响应。 下降沿检测 上升沿检测 步骤：1、将输入信号打两拍 步骤：1、将输入信号打两拍 2、将第一拍信号取反并与第二拍信号相与 2、将第二拍的信号取反与第一拍信号相与 3、得到的高电平就是指示信号 3、得到的高电平就是指示信号 代码： 阅读全文

摘要：跨时钟域处理--最终详尽版 目录 跨时钟域处理--最终详尽版 1. 异步时序定义 2. 亚稳态 3. 单比特同步策略 方法一：双锁存器 注意问题1 注意问题2 注意问题3 扩展* 4.多比特同步策略 控制信号多比特同步 同步变化的控制信号 控制信号多比特之间有一定时钟相位差 数据多比特同步 方法一： 阅读全文

摘要：跨时钟域的问题：前一篇已经提到要通过比较读写指针来判断产生读空和写满信号，但是读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，因此我们需要进行同步处理以后进行比较。 解决方法：两级寄存 阅读全文

摘要：前言 触发器输入端口的数据在时间窗口内发生变化，会导致时序违例。触发器的输出在一段时间内徘徊在一个中间电平，既不是0也不是1。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到0或者1，是随机的，与输入没有必然的关系。 触发 阅读全文

摘要：系统时序设计中对时钟信号的要求是非常严格的，因为我们所有的时序计算都是以恒定的时钟信号为基准。但实际中时钟信号往往不可能总是那么完美，会出现抖动(Jitter)和偏移（Skew）问题。 所谓抖动(jitter)，就是指两个时钟周期之间存在的差值，这个误差是在时钟发生器内部产生的，和晶振或者PLL内部 阅读全文