Zynq UltraScale+系列之“电源”
皮皮祥 2022-11-03 17:31
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模块端口输出不能到REG寄存器，[Synth 8-685] variable 'reg_clkd1m2_rx_lvds_clock' should not be used in output port connection ["E:/PJ/2021_8_13/top_2k4k_v1/gsv_7a15/gsv_7a15.srcs/sources_1/new/rx_lvds_8bit.v":232]
皮皮祥 2021-08-30 15:35
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Verilog disable 和break语句
皮皮祥 2022-09-06 09:40
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VIVADO IP核：GT高速收发器（概述和IP example）
皮皮祥 2022-11-01 11:49
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VHDL中出现的五种if语句的使用
皮皮祥 2021-07-19 13:08
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