08 2020 档案

影响STA的因素-OCV
摘要：OCV，On_Chip_Variation PVT，Process，Voltage，Temperature。 PVT三者相互组合就形成了如下的Senario。对应的解释如下。 WC：worst case slow，低电压，高温度，慢工艺 -> 一般情况下delay最大，setup 差。 WCL：wo 阅读全文
posted @ 2020-08-31 18:07 天山明月 阅读(2804) 评论(0) 推荐(0)
FPGA的可靠性分析
摘要：Xilinx FPGA（intel类似）的FIT（failure in time）大约是10到30，换算为MTBF（h）就是拿10的9次方除以FIT。 以10为例，大约是11415.5年。可以说FPGA的可靠性非常高，而宇航级的FPGA可靠性更高，再配合上三重冗余，可靠性才能达到我们的预期设计目标。 阅读全文
posted @ 2020-08-31 17:55 天山明月 阅读(1294) 评论(0) 推荐(0)
DFT
摘要：Design For testability DFT(Design for Test):可测试性设计（DFT）是一种集成电路设计技术，它将一些特殊结构在设计阶段植入电路，以便设计完成后进行测试。电路测试有时并不容易， 这是因为电路的许多内部节点信号在外部难以控制和观测。通过添加可测试性设计结构，例如 阅读全文
posted @ 2020-08-30 15:12 天山明月 阅读(2953) 评论(0) 推荐(0)
Verilog 延时模型
摘要：众所周知，Verilog提供了5中表示延迟的语句： 1 (#5) a = b;// blocking assignment with LHS··············1 2 3 a = (#5) b;// blocking assignment with RHS··············2 4 阅读全文
posted @ 2020-08-28 19:54 天山明月 阅读(2972) 评论(0) 推荐(0)
Xilinx ram ip core collision and conflict problem
摘要：Conflict Avoidance The 7 series FPGAs block RAM is a true dual-port RAM where both ports can access any memory location at any time. Address collision 阅读全文
posted @ 2020-08-28 10:49 天山明月 阅读(538) 评论(0) 推荐(0)
CPPR
摘要：Common Path Pessismism Removal。 Common path 是指的两条时钟路径在分叉前一起走过的部分，起点由时序分析来定。 Pessismism 是指在分析建立保持时间的时候，我们取的都是最坏/悲观的情况。 那么为什么又要Removal呢？请看下图。 以建立时间分析为例， 阅读全文
posted @ 2020-08-23 16:02 天山明月 阅读(787) 评论(0) 推荐(0)
异步-同步-fifo
摘要：异步fifo、格雷码以及空满判断 一直以来都有两个做法，第一个是多bit信号利用异步fifo或者ram做跨时钟域同步，还有一个就是利用格雷码。 实际上有些异步fifo就是用的ram+格雷码实现的，因为fifo的读写指针是递增的。当然也有些fifo没用格雷码，这是后话。我们先看看异步FIFO不用格雷码 阅读全文
posted @ 2020-08-19 19:12 天山明月 阅读(1106) 评论(0) 推荐(0)
流水线设计
摘要：在这里记录一下自己插流水的心得。 最近是做了一个补边的模块，补完给卷积核做卷积运算。因为只用了一个FIFO还是怎么样，时序紧张了，就是大的行缓存FIFO的输出接回去FIFO的输入，另一路接到另一个输出FIFO上。因此插了一级寄存器，插的过程中发现两个可能会矛盾的点。再加上之前梯度计算部分也涉及到了许 阅读全文
posted @ 2020-08-19 13:57 天山明月 阅读(306) 评论(0) 推荐(0)
数字芯片低功耗设计分析-Mos管基础
摘要：首先我们要分析Cmos电路的功耗来源。 高器件延迟的Cmos电路之所以能取代低延迟的TLL，最大的优点之一就是功耗低，主要原因静止状态下截止电流极低。原因在于Cmos（Complemetary Symmetry Metal-Oxide-Semiconductor Circuit) 内部互补对称的两个 阅读全文
posted @ 2020-08-18 17:14 天山明月 阅读(1582) 评论(0) 推荐(0)
一篇看懂SIFT算法
摘要：现在在做的一个项目，就是把SIFT算法弄到FPGA板子上加速。用的板子V7 690，大概43万的LUT和86万FF，最后差不多用到了八成，时序挺紧张的了。频率跑到了125Mhz，瓶颈主要在浮点核吃资源太多。速度是70ms实现sift特征向量生成，FPGA实现的部分大概是30ms左右，图像输入是320 阅读全文
posted @ 2020-08-13 10:47 天山明月 阅读(1415) 评论(0) 推荐(0)
<packagename>is not compiled in library 'xil_defaultlib' 直接把Automatic update and compile order选上就行
摘要：RT 阅读全文
posted @ 2020-08-11 19:21 天山明月 阅读(2341) 评论(0) 推荐(0)
门电路含义
摘要：与 AND, 或 OR, 非 NOT, 与非 NAND (not and), 或非 NOR (not or), 异或 XOR (exclusive or), 同或 NXOR (not exclusive or) 阅读全文
posted @ 2020-08-07 22:39 天山明月 阅读(322) 评论(0) 推荐(0)
惯性延迟与阻塞/非阻塞赋值
摘要：最近在编写仿真的时候顺便研究了一下电路延迟,延迟分两种,一种是惯性延迟,一种是传输延迟. 惯性延迟可以理解为滤波,其本身的产生原因也是电路中存在的大量电容,电容有充放电效应,因此可以平波峰波谷,类似水库. 但是要注意的一点是,网上的解释里面的图片都是一个带尖峰脉冲的输入进来,输出丝毫不变,这是不可能 阅读全文
posted @ 2020-08-07 21:55 天山明月 阅读(588) 评论(0) 推荐(0)
Latch and STA
摘要：在我刚接触FPGA的时候,我的师傅就告诉我不要写latch,并且告诉我latch来源于分支不完全的组合条件逻辑.不要用latch的原因我不太明白,网上的说法主要有两个: 对毛刺不敏感,会产生毛刺并且传递毛刺. 不利于STA. 第一个很好理解,但是第二个并不明白.在网络上搜索答案的时候虽然没有马上找到 阅读全文
posted @ 2020-08-06 15:43 天山明月 阅读(948) 评论(0) 推荐(0)
数字电路设计之STA
摘要：静态时序分析Static Timing Analysis 不管是建立时间还是保持时间,都是FF B(接收端)的器件特性所决定的,我们要做的是保证设计能满足元件的特性要求,也就是Setup Time Constraint和Hold Time Constraint. 1. Setup Time Cons 阅读全文
posted @ 2020-08-04 19:36 天山明月 阅读(1131) 评论(0) 推荐(0)
数字电路-亚稳态机制
摘要：亚稳态产生的环境很多,最典型的比如跨时钟域信号传递,具体来说比如开关,视频图像输入,网络数据传输. 一图胜千言,网上狗屁不通互相抄袭的文章太多,维基百科这张图基本能解释一半了. 图里就是典型的单比特跨时钟域产生的亚稳态处理方式,通过两级寄存器获得正确的信号电平. 因为真实的信号有上升和下降沿,如果在 阅读全文
posted @ 2020-08-04 15:56 天山明月 阅读(1275) 评论(0) 推荐(0)
HDL文件操作总结
摘要：VHDL 文件操作都在tb中，因为涉及到操作系统，所以无法综合。 在vhdl中，文件被看作 行 组成的一维数组。 预先要把两个文件读写相关的库声明。 1 use STD.TEXTIO.all; 2 use ieee.STD_LOGIC_TEXTIO.all; 首先要声明用来存储文件数据的数组，以一个 阅读全文
posted @ 2020-08-03 21:12 天山明月 阅读(1118) 评论(0) 推荐(0)
FPGA时钟资源介绍-CMT-MMCM-PLL
摘要：CMT是非常重要的时钟资源，如果时钟信号像血液的话，CMT就像是循环系统，MRCC和SRCC将外部时钟引入，但是需要经过处理才能被其他部件所使用。时钟信号在运行过程中，还会发生各种负面的变化，例如jitter(抖动)时钟频率发生变化，偏移（到达不同部件时间不同）和占空比失真（一个周期内部不对称）。从 阅读全文
posted @ 2020-08-02 19:04 天山明月 阅读(5052) 评论(0) 推荐(1)