摘要：本章节的内容主要是介绍各个部件的功能。 首先是BUFG，它能驱动所有时序资源。 但是它的输入从哪里来呢，谁负责驱动它，整个板子的外部时钟是怎么进来的呢？这个就涉及到外部时钟输入管脚。注意，不是说BUFG只能被外部输入的时钟驱动。时钟信号由专门的时钟引脚输入，引脚分为两种MRCC（Multi-regi 阅读全文

摘要：FPGA的时钟资源介绍主要分为三部分。第一部分是区域结构，第二部分是元件功能，第三部分是实现方式。 首先FPGA的时钟资源负责驱动所有的时序逻辑，生产商尽力使得时钟资源充分，可靠，为了达成这一目的，xilinx采取了结构化的时钟资源布局方式。 首先将整个板子分为左右两部分，宽度完全一致，中间是大动脉 阅读全文

摘要：1.AXI总线作为握手总线，有一个避免死锁的设定。对于一般的AXI stream接口ip核，例如xilinx的float运算ip核，ready信号一般会一直有效， 或者至少说先于valid有效，但是在有些AXI接口的ip核中，ready会等待valid信号有效之后再有效，甚至是数据的valid和地址 阅读全文