2015 年 10月随笔档案 - agllero

摘要：在rom中存储小图标数据，VGA显示输出。刷屏时将数据读出，没有使用DDR存储器。阅读全文

posted @ 2015-10-29 08:57 agllero 阅读(491) 评论(0) 推荐(0)

摘要：自己新建另存的coe文件格式有问题，将数据复制到demo带的文件中后上诉问题解决。阅读全文

posted @ 2015-10-28 10:16 agllero 阅读(661) 评论(0) 推荐(0)

摘要：1024*768 60Hzreg[10 : 0] x_cnt; //2048>1344 reg[9 : 0] y_cnt; //1024>8061280*1024 黑边reg[10 : 0] x_cnt; //2048>1688reg[9 : 0] y_cnt; //1024<1066 修改... 阅读全文

posted @ 2015-10-27 17:47 agllero 阅读(284) 评论(0) 推荐(0)

Xilinx 中Block ram的初始化文件.coe建立

摘要：http://www.eefocus.com/guozhiyang/blog/14-03/302479_5e3a4.html1.在Matlab中生成正余弦波形的浮点值，并量化为16bit定点波形数值：另一种方法：Xilinx的ROM的初始化是一件很麻烦的事情，要导入Coe文件。Alteral是mif... 阅读全文

posted @ 2015-10-23 17:04 agllero 阅读(2815) 评论(0) 推荐(0)

Verilog实现UART之一：接收模块

摘要：http://www.cnblogs.com/BitArt/archive/2012/12/05/2802763.html`timescale 1 ns / 1 nsmodule rcvr (dout,data_ready,framing_error,parity_error,rxd,clk16x,... 阅读全文

posted @ 2015-10-23 16:18 agllero 阅读(848) 评论(0) 推荐(0)

verilog 捕捉上升沿下降沿

摘要：http://blog.163.com/brave_smile_heart/blog/static/18723817120122792148703/这也算是经常用的一个小模块吧。以后就不用再思考了，用的时候直接调用就可以。//////////////////////////////////////... 阅读全文

posted @ 2015-10-23 09:47 agllero 阅读(1190) 评论(0) 推荐(0)

verilog中阻塞赋值和非阻塞赋值的区别

摘要：1) 时序电路建模时，用非阻塞赋值。2) 锁存器电路建模时，用非阻塞赋值。3) 用always块建立组合逻辑模型时，用阻塞赋值。4) 在同一个always块中建立时序和组合逻辑电路时，用非阻塞赋值。5) 在同一个always块中不要既用非阻塞赋值又用阻塞赋值。6) 不要在一个以上的always块中为... 阅读全文

posted @ 2015-10-22 17:54 agllero 阅读(1018) 评论(0) 推荐(0)

未来展望——FSI 和BSI 图像传感器技术

摘要：http://www.eccn.com/design_2010081115135640.htmA “Vision” of the Future –FSIandBSIImage Sensor TechnologyAptina Imaging Corporation公司供稿过去30年中，聚光技术和半导体... 阅读全文

posted @ 2015-10-08 11:27 agllero 阅读(1525) 评论(0) 推荐(0)

10 2015 档案

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