2023年3月2日
Verilog 语句
摘要： 可综合语句 Module ... endmodule Module(clk,a,b,c,d); input clk; input [2:0] a,b; output b; inout e; endmodule module 括号声明所有输入和输出信号。不要忘记 ; 模块里要声明所有输入和输出： in 阅读全文
posted @ 2023-03-02 22:27 accumulagain 阅读(382) 评论(0) 推荐(0)