数字电子技术B——总览
数字电子技术基础B
——从入门到入土
绪论
课程目的：掌握基本概念、基本设计和分析的方法、以及基本实验技能；具有能够继续深入学习和接受电子技术新发展的能力，以及将所学知识用于本专业的能力。
1.数字量和模拟量
·数字量：在时间上和数量上都是离散、不连续的。(存在一个最小数量单位Δ)
·模拟量：数字量以外的物理量。
·数字电路和模拟电路：工作信号、研究对象、分析/设计方法以及所用的数学工具都有显著的不同。
2.什么是电子技术？
是研究电子器件以及电子器件应用的一门学科
3.电子技术的发展
·1948 贝尔实验室制成第一支晶体管
·1958 集成电路(4-12-100-1000)
·1969 大规模集成电路(10万)
·1975 超大规模集成电路(15万)
·……
4.电子电路？
处理信息、能量转换
·模拟电路：用连续的模拟电压/流值来表示信息
·数字电路：用一个离散的电压序列来表示信息
第一章 信息和编码
1.信息
二进制信息
2.编码
对信息进行描述
·唯一性
·编码的效率以及可靠性、安全性
·数制：表示数量的规则
①每一位的构成
②从低位向高位的进位规则
·数制：二进制、八进制、十进制、十六进制
$$
二进制转十进制：v=\sum_{i=0}{n-1}{2ib_i}
$$
$$
转换公式：D=\sum{K_iN^i}{}
$$
二进制数的补码：
·算数运算
二进制数的0/1可以表示数量，进行加，减，乘，除等运算
二进制数的正、负号也是用0/1表示的。
在定点运算中，最高位为符号位（0为正，1为负）
补码： -8=1000；-1=1111 （-8与-1相差7即111）
11010110=-128+64+16+4+2=-42
+5=（0 0101）
-5=（1 1011）
·最高位为符号位（0为正，1为负）
·整数的补码和它的原码相同
·负数的补码 = 数值逐位求反+1
+5=（0000 0101）
-5=（1111 1011）
·两个补码表示的二进制数相加时的符号位讨论
结论：将两个加数的符号位和来自最高位数字位的进位相加，结果就是和的符号。
·可表示数值不对称 如：-128 ~ 127
3.码制 (等长编码)
用不同数码表示不同事物时遵循的规则
例如：学号，身份证号，车牌号……
·目前，数字电路中都采用二进制
·表示数量时称二进制
·表示事物时称二值逻辑
——Fixed-length encodings 等长编码
十进制用二进制表达：至少为4位（8421BCD码）
7位（ASCII码）（86个字符）
·余三码解决计算中进位的问题
格雷码
在一组数的编码中，若任意两个相邻的代码只有一位二进制数不同，则称这种编码为格雷码，另外由于最大数与最小数之间也仅一位数不同，即“首尾相连”，因此又称循环码或反射码。
·每一位的状态变化都按一定的顺序循环。
·编码顺序依次变化，按表中顺序变化时，相邻代码只有一位改变状态。
为什么要使用格雷码？
格雷码属于可靠性编码，是一种错误最小化的编码方式。虽然自然二进制码可以直接由数/模转换器转换成模拟信号，但在某些情况，例如从十进制的3转换为4时二进制码的每一位都要变，能使数字电路产生很大的尖峰电流脉冲。而格雷码没有这种问题。
在数字系统中，常要求代码按一定顺序变化。例如，按自然数递增计数，若采用8421码，则数0111变到1000时四位均要变化，而在实际电路中，4位的变化不可能绝对同时发生，则计数中可能出现短暂的其它代码（1100、1111等）。在特定情况下可能导致电路状态错误或输入错误。使用格雷码可以避免这种错误。
| 十进制数 | 自然二进制数 | 格雷码 | 十进制数 | 自然二进制数 | 格雷码 |
|---|---|---|---|---|---|
| 0 | 0000 | 0000 | 8 | 1000 | 1100 |
| 1 | 0001 | 0001 | 9 | 1001 | 1101 |
| 2 | 0010 | 0011 | 10 | 1010 | 1111 |
| 3 | 0011 | 0010 | 11 | 1011 | 1110 |
| 4 | 0100 | 0110 | 12 | 1100 | 1010 |
| 5 | 0101 | 0111 | 13 | 1101 | 1011 |
| 6 | 0110 | 0101 | 14 | 1110 | 1001 |
| 7 | 0111 | 0100 | 15 | 1111 | 1000 |
二进制码转换为二进制格雷码方式：
$$
某二进制数为B_{n-1}B_{n-2}···B_{2}B_{1}B_{0}
$$
$$
其对应的格雷码为G_{n-1}G_{n-2}···G_{2}G_{1}G_{0}
$$
$$
其中：最高位保留——G_{n-1}=B_{n-1}
$$
$$
其他各位做异或运算——G_{i}=B_{i+1}⊕B_{i},i=0,1,2,…,n-2
$$
例如：二进制数为 1 0 1 1 0
格雷码为 1 1 1 0 1
二进制格雷码转换为二进制码方式：
$$
某二进制格雷码为：G_{n-1}G_{n-2}···G_{2}G_{1}G_{0}
$$
$$
其对应的二进制码为：B_{n-1}B_{n-2}···B_{2}B_{1}B_{0}
$$
$$
其中：最高位保留——B_{n-1}=G_{n-1}
$$
$$
其他各位做异或运算——B_{i-1}=G_{i-1}⊕B_{i},i=1,2,…,n-1
$$
例如：二进制格雷码为： 1 0 1 1 0
自然二进制码为： 1 1 0 1 1
4. 变长编码
频繁出现的元素用短编码，少量出现的元素用长编码。
如：哈夫曼编码
哈夫曼编码：利用哈夫曼树。首先找出概率最大的元素，剩余概率相加，形成一个二叉树，再在其中找出最大的，重复操作，形成最后的二叉树，元素的表示就是从根节点走到该元素通过的0/1。
哈夫曼编码的解码方式：正向最大匹配算法
·正向最大匹配算法：
·字典中最长的key的长度是n
·从左往右扫描要解码的文本：第一次扫描n个字符，如果字典中有匹配的key则用该key对应的value替换这n个字符，如果无匹配的key则n=n-1，再次扫描。
第二章 逻辑代数基础
1.部分逻辑运算
逻辑：事物的因果关系
逻辑运算的数学基础：逻辑代数（布尔）在二值逻辑中的变量取值：0/1
香农：电路与布尔代数的概念
逻辑运算：当二进制代码表示不同逻辑状态时，可以按一定的规则进行推理运算。
任何一个逻辑函数都可表示为逻辑运算，变量的所有取值可能是有限的，可以用真值表。
与
·条件同时具备，结果发生
·Y=A AND B = A&B = A·B = AB
或
·条件之一具备，结果发生
·Y=A OR B = A+B
非
·条件不具备，结果发生
·Y = A‘ = NOT A
·在逻辑图中，遇到一个圈，在逻辑变量上加一个反
与非
先与再非
或非
先或再非
与或非
先与再或再非
*异或
·Y = A ⊕ B
A'B OR AB'
·相同为1，不同为0
同或
符号：⊙
·先异或后取反
2.布尔恒等式
基本公式
| 序号 | 公 式 | 序号 | 公 式 |
| 10 | 1' = 0; 0' = 1 | ||
| 1 | 0A = 0 | 11 | 1 + A = 1 |
| 2 | 1A = A | 12 | 0 + A = A |
| 3 | AA = A | 13 | A + A = A |
| 4 | AA' = 0 | 14 | A + A' = 1 |
| 5 | AB = BA | 15 | A + B + B + A |
| 6 | A(BC) = (AB)C | 16 | A+(B + C) = (A+B)(A+C) |
| 7 | A(B + C) = AB + A C | 17 | A + BC = (A + B)(A + C) |
| 8 | (AB)' = A' + B' | 18 | (A + B)' = A'B' |
| 9 | (A')' = A |
德·摩根定理（公式8，18）
(AB)' = A' + B'
(A + B)' = A'B'
是逻辑运算当中，与、或变换的关键公式。
除真值表外无法推理得到
若干常用公式
| 序 号 | 公 式 |
| 21 | A + AB = A |
| 22 | A +A'B = A + B |
| 23 | AB + AB' = A |
| 24 | A(A + B) = A |
| 25 | AB + A'C + BC = AB + A'C AB + A'C + BCD = AB + A'C |
| 26 | A(AB)' = AB' ; A'(AB)' = A' |
3.逻辑代数的基本定理
·代入定理
——在任何一个包含A的逻辑等式中，若以另外一个逻辑式代入式中A的位置，则等式依然成立。
**是之所以数字电路能够采取模块化设计和层次化设计的理论基础
·反演定理
——对任一逻辑式 Y→Y'
·→+，+→·，0→1，1→0
原变量→反变量 反变量→原变量
先括号后乘法再加法
·对偶定理
将函数式F中所有的 ·→＋，+→**· ** ，常量取反得到新表达式F‘。
当F成立时，F’也成立
如：F1=A'B'+CD+0
则：F1'=(A'+B')(C+D)1=A'C+A'D+B'C+B'D
4.逻辑函数及其表示方法
逻辑函数 y=F(A,B,C……)
——若以逻辑变量为输入，运算结果为输出，则输入变量值确定以后，输出的取值也随之而定，输入/输出之间是一种哈数关系。
注：在二值逻辑中，输入/输出都只有两种取值0/1.
逻辑函数的表示方法
各种表示方法之间可以相互转换
·真值表
| 输入变量A B C······ | 输出y1，y2······ |
|---|---|
| 遍历所有可能的输入变量的取值组合 | 输出对应的取值 |
长度与变量有关，多一个变量翻一倍
宽度与输出有关，多一个输出加一列
·逻辑式
将输入/输出之间的逻辑关系用与/或/非的运算式表示就得到逻辑式（越简化越好，直接体现在电路板上连线的数量）
可以视为在写Y=1.
·逻辑图
用逻辑图形符号表示逻辑运算关系，与逻辑电路的实现相对应
·波形图
将输入变量所有取值可能与对应输出按实践顺序排列起来画成时间波形
判断是否能完整表示一个逻辑关系的真值表，找Y=1的时刻，写下同时期对应的情况。或者找Y=0的时刻并取反
·卡诺图（[见下文](# 卡诺图化简法)）
·EDA中 硬件描述语言
化简逻辑式：((A+B)'+(A'+B')')'
=(A'B'+AB)' 利用摩根对偶律
=(A+B)(A'+B')
=AA'+AB'+BA'+BB'
=0+AB'+BA'+0
=A⊕B
逻辑函数的两种标准形式
1.最小项之和
最小项m:
· m是乘积项
· 包含n个因子
· n 个变量均以原变量和反变量的形式在m中出现一次
对于 n 变量函数有 2n 个最小项
举例：两个逻辑变量
·A，B的最小项：A'B'，A'B，AB'，AB
最小项的性质:
· 在输入变量任一取值下，有且仅有一个最小项的取值为 1.
· 全体最小项之和为 1.
· 任何两个最小项之积为 0
· 两个相邻的最小项之和可以合并，消去一对因子，只留下公共因子
————相邻：仅一个变量不同的最小项
如： A'BC'与A'BC
A'BC'+A'BC=A‘B(C'+C)=A'B
逻辑函数最小项之和的形式： 利用公式A+A'=1，可将任何一个函数化为Σmi
2.最大项之积
最大项M：
· M是或项（相加项）
· 包含n个因子
· n个变量均已原变量和反变量的形式在M中出现一次
……………………………………
5. 逻辑函数的化简法
·逻辑函数的最简形式
Y1=ABC+B'C+ACD
Y2=AC+B'C
最简与或
——包含的乘积项已经最少，每个乘积项的因子也最少，称为最简的与-或逻辑式
公式化简法
·反复应用基本公式和常用公式，消去多余的乘积项和多余的因子。
卡诺图化简法
逻辑函数的卡诺图表示法
· 实质：将逻辑函数的最小项之和的以图形的方式表示出来
· 以2n个小方块分别代表n个变量的所有最小项，并将它们排列成矩阵，而且使几何位置相邻的两个最小项在逻辑上也是相邻的（只有一个变量不同），就得到表示n变量全部最小项的卡诺图。
注意！！！！！：几何位置相邻！！！！！
(2-4变量用得较多)
变量个数不能多
- 将函数表示为最小项之和的形式Σmi
- 在卡诺图上与这些最小项对应的位置上添入1，其余地方添0
合并最小项的规则：
从多到少圈起来，去掉不同取值的变量，剩余取值为1的写原变量，值为0的写反变量
四个相邻的最小项，能够用矩形框框起来就能够消去两个变量
……
有2n个相邻，就可以删去n个变量
注意：如果有重复的1，至少有一个1是独立只存在在这个圈当中，否则这个圈则为重复的无意义
具有无关项的逻辑函数及其化简
无关项：输入变量的取值不是任意的，对结果无关的项和不可能出现的项都称为无关项。
约束项、任意项和逻辑函数式中的关系
无关项在化简逻辑函数中的应用
无关项在卡诺图中填入X(∅)
无关项的取值可以是1和0
//数电B（应该）不用看第三章，反正我不看了 🐶
第三章 门电路
概述
门电路：实现基本运算、复合运算的单元电路，如与门，与非门
正逻辑：高电平表示1，低电平表示0
负逻辑：与正逻辑相反
获得高低电平的基本原理：接不接电源
高低电平都允许有一定的变化范围
1.二极管
1.1 二极管的开关特性
在一定范围内可以作为开关使用。
第四章 组合逻辑电路 （核心之一）
1.组合逻辑电路的分析
1.组合逻辑电路的定义
对于一个逻辑电路，其输出状态在任何时候只取决于同一时刻的输入状态，而与电路原来的状态无关，这种电路被定义为组合逻辑电路。
组合逻辑电路可以理解为一个函数，Li = f(A1,A2,A3,···,An) (i = 1,2,3,···,m)
组合逻辑电路的结构具有如下的特点：
1.输出、输入之间没有反馈延迟通路；
2.电路中不含具有记忆功能的元件；
2.组合逻辑电路的分析方法
分析目的：对于一个给定的逻辑电路，确定其逻辑功能。
分析步骤：
1.根据逻辑电路，从输入到输出，写出各级逻辑函数表达式，直到写出输出信号与输入信号的逻辑函数表达式；
2.将各逻辑函数表达式化简和变换，以得到最简单的表达式；
3.根据简化后的逻辑表达式列出真值表；
4.根据真值表和简化后的逻辑表达式对逻辑电路进行分析，最后确定其功能。
2.组合逻辑电路的设计
设计与分析正好相反。电路的首要任务是满足功能要求，其次是优化。
1.组合逻辑电路的设计过程
组合逻辑电路的设计步骤大致如下：
1.明确实际问题的逻辑功能。许多实际设计要求是用文字描述的，因此需要确定实际问题的逻辑功能，并确定输入输出变量数及其表示符号
2.根据对电路逻辑功能的要求，列出真值表
3.由真值表写出逻辑表达式
4.简化和变换逻辑表达式，从而画出逻辑图
2.组合逻辑电路的优化实现
对满足功能要求的逻辑函数进行代数法或卡诺图法进行化简，通常得到最简与--或式，可以用与门和或门构成最简的两级与--或结构电路。
1.单输出电路
以基本门电路为可用资源，用两级与--或结构实现最简函数 L=AB+CD 。如果要求用与非门优化改电路，需要进行变换，用两次求反，得到 L = ((AB)' · (CD)')'
2.多输出电路
在实际的数字系统中，通常有多个逻辑函数输出，化简时需要将多个输出函数作为整体考虑，使各式中的相同乘积项尽可能多，以减少各个门的个数，比如两个逻辑函数 L1 = AB + A'C + BD L2 = AB + A'C + A'BD ，如果直接分别实现这两个逻辑函数，需要6个与门和2个或门（不考虑非门），如果考虑共享相同乘积项则只需要4个与门和两个或门
3.多级逻辑电路
方法：
1.提取公因子
如：L = ABCD + ABC'E + ABDF' --> L = AB(CD + C'E + DF')
2.函数分解
如： L = A'BC + AB'C + ABD + A'B'D --> L = (A'B + AB') C + (AB + A'B')D = (A'B + AB') C + (A'B + AB')'D
3.组合逻辑电路中的竞争-冒险
1.产生竞争-冒险的原因
由于不同路径上门的级数不同，信号经过不同路径传输的时间不同。或者门的级数相同而各个门的延迟时间的差异，也会造成传输时间的不同。因此，电路在信号电平变化瞬间，可能与稳态下的逻辑功能不一致，产生错误输出，这种现象就是电路中的竞争-冒险
一个逻辑门的两个输入端的信号同时向相反方向变化，而变化的时间有差异的现象，称为竞争。两个输入端可以是不同变量所产生的信号，但其取值的变化方向是相反的。也可以是在一定条件下，门电路输出端的逻辑表达式简化成两个互补信号相乘或者相加，即 L = A·A'或者L = A + A'。由竞争而可能产生输出干扰脉冲的现象称为冒险。
举例：考虑延迟的情况下，与门的两个输入A和A‘，其中一个先变为0或1时，会导致向A·A'的非稳定值1变化。
2.消去竞争-冒险的方法
针对上述分析，可以采取以下方法来消去竞争-冒险现象
1.发现并消去互补相乘项
2.增加乘积项以避免互补项相加
3.输出端并联电容器
4.若干典型的组合逻辑电路
1.编码器
功能：将输入的每一个高低电平的信号变成二进制代码输出
1.普通编码器：
任何时刻，只允许一个输入编码信号，否则输出将发生混乱
只允许一个：假设有8个输入，这8个中只能有一个为1，其余均为0
编码器输入和输出的关系：
2n ~ n
如：输入4路输出2位，输入8路输出3位
4线--2线 8线--3线
| I0 | I1 | I2 | I3 | Y1 | Y0 |
|---|---|---|---|---|---|
| 1 | 0 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 1 |
| 0 | 0 | 1 | 0 | 1 | 0 |
| 0 | 0 | 0 | 1 | 1 | 1 |
Y1 = I2+I3
Y0 = I1+I3
2.优先编码器：
对输入端施加优先级，当优先级高的接收到1时，比它优先级低的信号全都变为无关项。
注意：假如 I7是最高优先级，当要对I6进行编码时，I7一定是0，否则就会对I7进行编码
74HC148:8线--3线的优先编码器（CMOS）
8路输入，3路输出，共11条信号线，再加两个电源，和三个控制信号，16引脚。
控制信号： S‘：片选信号（使能），低电平信号有效。 S'=0，正常工作，反之不工作 对应书上CD4532的EI口，注意书上的是高电平有效
输出：Ys' ：电路工作，但无编码输入，输出0
对应CD4532的EO口，同样注意EO口是高电平有效
输出：YEX'，：电路工作，有编码输入
对应CD4532的GS口，高电平有效
扩展：
8线--3线——>16线--4线
2片
原来：000~111
现在：0000~1111 不能直接将两个输出排在一起
转化一下：00000111和10001111
工作方式：轮流工作；
I7'~I0' -> A15'~A0'
最高位的0和1用对应芯片的GS口进行输出，高位芯片有输入信号，低位芯片
当使用CD4523芯片进行扩展：
假设高位A15 = 1，此时对应EI口为1，正常工作，EO口输出为0，因为有编码输入，GS口输出为1。Y3 = 1 ， Y2，Y1，Y0都是1
EO口对接第二个芯片的EI口，第二个芯片EI口输入为0，停止工作，输出000
111和000各位进行或运算，输出111，最终输出1111，对应十进制15
假设前面全为0，A7 = 1, 高位芯片EI口为1，EO口输出为1，GS口输出为0，
无编码输入，输出000
此时低位芯片的EI口对应EO口输入为1，正常工作，相应的输出111，（EO口为0，GS口为1，但不起作用）
进行或运算，输出111，最终输出0111，对应十进制7
2.译码器
译码是编码的逆过程，将具有特定含义的二进制码转换成对应的输出信号。
1.二进制译码器
输入输出信号呈现n与2n的关系
真值表相较二进制编码器相反
参照上方二进制编码器进行分析
二进制译码器的特点：每一个输出都对应着一个输入变量的最小项
称为：最小项译码
下面对74HC138进行分析
有三个输入，有八个输出（反变量的表达）
有三个控制信号
根据上图，当且仅当E3=1,E2,E1=0时，译码器才正常工作
如将3--8扩展到4--16
关键在3线-->4线的输入
000111->00001111
00000111&10001111
关注高位表达，轮流工作
对Z0'Z<sub>7</sub>'来说，00000111
Z8'Z<sub>15</sub>',10001111
当A3输入1时用第二块芯片输出
参照图片理解
总结：对于译码器来说，在输入端进行扩展，对于编码器来说，在输出端进行扩展
注意：译码器特点：最小项译码！！！
2.二-十进制的译码器
输入只有0000~1001
输出参照二进制译码器。
具有功能：拒绝伪码：接收到伪码时不做处理
3.显示译码器（七段）
在数字测量仪表灯数字系统中，需要显示出数字，日常生活中普遍使用七段式数字显示器，也称为七段数码管。
LT‘ ：低电平有效。灯测试信号，当LT'为0时，输出为8. 正常工作时输入高电平
BL'：灭零输入。当BL’ = 0， LT' = 1时，无论其他输入端时什么电平，所有输出端a~g均为0，所以字形熄灭
LE：在BL‘和LT’都是1的条件下，当LE=0时，锁存器不工作，译码器的输出随输入码的变化而变化，当LE由0到1时，输入码被锁存，输出只取决于锁存器的内容，不再随输入的变化而变化
4.用译码器设计组合逻辑电路
设计思路：
1.选择合适译码器。被表示函数有n个变量，选择n个地址信号的译码器
2.将函数表达式转换成标准与或表达式
3.将标准与或表达式转换成与非-与非表示 (注意两次取反的方法)
4.令被表示的函数表达式的变量与译码器地址端一一对应（高位对高位）
5.把译码器相关输出位通过与非门电路进行连接输出
对译码器组成的逻辑电路进行分析：
和设计思路相反
3.数据选择器
1.工作原理：
从一组输入的数据中选择一个数据输出到输出端
多路输入，单路输出
输入信号：数据输入端、地址输入
四选一：有两路地址线 ，四路输入，一路输出
八选一：三路地址，八路输入，一路输出
74HC153：双 四选一
扩展：缺少一位地址线，控制信号与另一个控制信号连起来并加个非门
具有n位地址输入的数据选择器，可以产生任何形式输入变量数不大于n+1的组合逻辑电路
74HC151：八选一
4.加法器
1.一位加法器
全加器半加器：
半加器：如果不考虑当前位的低一位的进位信号，仅仅计算当前位的加法运算结果与进位结果，称为半加。半加器有两个二进制的输入，其将输入的值相加，并输出结果到和Sum，和进制Carry，半加器虽能产生进制，但本身并不能处理进制
CO：进位
| A | B | S | CO |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
S = A异或B
CO = AB
全加器：考虑低一位向当前位的进微信号CI对结果S和CO的计算，称为全加。三个二进制的输入，其中一个是进制值的输入，所以全加器可以处理进制，可以用两个半加器组成
| Ci-1 | Ai | Bi | Si | Ci |
|---|---|---|---|---|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| 1 | 0 | 1 | 0 | 1 |
| 1 | 1 | 0 | 0 | 1 |
| 1 | 1 | 1 | 1 | 1 |
Ci-1：低位的进位
全加器的表达式：Si=Ai⊕Bi⊕Ci-1
也可用一个异或门来代替或门对其中两个输入信号进行求和
串行进位实现多位相加：运算速度低，延迟长
超前进位：先计算进位，后再相加 如：74LS283
5.数值比较器
在数字系统中，特别在计算机中常需要对两个数的大小进行比较，数值比较器就是对两个二进制数A，B进行比较的逻辑电路，比较结果有三种 > = < 情况
常用的中规模集成数值比较器有CMOS和TTL的产品，74X85是4位数值比较器，74X682是8位数值比较器
| A | B | Y（A>B） | Y(A=B) | Y(A<B) |
|---|---|---|---|---|
| 0 | 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 1 | 0 |
A>B: AB'
A=B: A'B' + AB
A<B: A'B
多位数值比较器：
A>B ： AB'
A<B ： A'B
A3A2A1A0与B3B2B1B0
由高位到低位进行叠加比较
第五章 触发器
1.概述
数字电路：组合逻辑电路、时序逻辑电路
组合逻辑电路：当前的输入决定了当前的输出，不需要记忆功能的电路，没有反馈电路的存在
时序逻辑电路：输出不但跟当前的输入有关，也跟之前的状态有关，需要记忆功能和反馈电路
触发器的电路就具有存储功能，能将二进制状态保存起来
触发器电路是构成时序逻辑电路的基本电路
定义：能够存储一位二进制信号的基本单位电路
特点：
1.能够自行保存两个稳定的状态
2.要改变状态，必须通过外来信号作用
分类：
1.按电路结构分类：SR锁存器（基本RS触发器）、同步RS触发器、主从结构、边沿触发器、维持阻塞结构触发器
2.按触发方式分类：电平触发触发器、脉冲触发触发器、边沿触发触发器
3.按逻辑功能分类：SR触发器、JK触发器、D触发器、T触发器
4.按存储数据方式分类：静态触发器、动态触发器
基本双稳态电路： 我们称一旦进入其中一幢状态，就能长期保持不点的单元电路，称为双稳态存储电路，简称双稳态电路。
2. SR锁存器
由或非门构成的SR锁存器：
输出1,2 -> Q、Q'
输入：S、R
R接Qn , S 接 Qn+1；
Qn: 现态、原状态（已经输出、存在的状态）
Qn+1: 次态、新状态
现态也可作为输入信号。
特性表：
| SD | RD | Qn | Qn+1 |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 不确定，0？ |
| 1 | 1 | 1 | 不确定，0？ |
输入都是0，保持
S = 0 ， R = 1； 置0
S = 1， R = 0； 置1
S、R = 1，由于电路内的延迟不同，会导致输出不确定
S：Set 置位 置1端
R：Reset 复位 置0端
用与非门组成SR锁存器：将或非门改成与非门，输入为低电平有效
| SD‘ | RD’ | Qn | Qn+1 |
|---|---|---|---|
| 1 | 1 | 0 | 0 |
| 1 | 1 | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 1 |
| 0 | 0 | 0 | 不确定，1？ |
| 0 | 0 | 1 | 不确定，1？ |
功能与或非门组成的一致，只是信号不同
工作特点：输入输出信号在同一个门上，信号的每一次改变，都会直接影响输出信号，无抗干扰能力。
锁存器：在时钟的某个区间内，输入端的变化都会影响到输出端的变化
触发器：在某个时间点的变化才会影响输出端的变化
3.电平触发的触发器
同步SR锁存器（门控SR锁存器）
在或非门的基础之上加两个与门（或者在与非门的基础之上加两个与非门，脑补一下）
Cl即下方的Clk
时钟信号，时钟脉冲信号(CP)：Clk，Clk为0时，SR端的逻辑状态不会影响到锁存器的状态，Clk为1时，正常改变状态
Clk是周期性的方波信号
时钟信号的边沿（时刻点）也能控制电路，从0->1:上升沿(正边沿) 1->0:下降沿(负边沿)
同步SR触发器的工作原理
Clk = 0： Q保持不变，抗干扰信号
Clk = 1： SR锁存器
工作特点：
1.只有当时钟信号变为有效电平的时候，触发器才能接收输入信号，并按照输入信号将触发器的输出置成相应的状态
2.在时钟信号等于1的时间里，S和R的变化都可能引起输出状态的改变，在时钟信号回到0的时候，触发器保存的是时钟信号回到0之前瞬间的状态
因为存在不定状态，极其影响使用，所以对其进行改进：
产生了电平触发的D触发器：（D锁存器）
4.D锁存器
| Clk | D | Qn | Qn+1 |
|---|---|---|---|
| 0 | x | 0 | 0 |
| 0 | x | 1 | 1 |
| 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 1 |
保留了置零和置一的功能，（输入0就置0，输入1就置1）
但抗干扰还不够，因为一次时钟1时可有多次改变，我们希望时钟1时只进行一次改变。
就引出了下面的：
5.脉冲触发的触发器
电路结构&工作原理：
主从SR触发器：
以虚线分割，左右相同，前面一级为主触发器，后面的为从触发器，前面时钟信号直接输入，后面的经过一次非门反向输入
Clk = 1 期间：主触发器工作，取反后从触发器不工作（Q的状态保持不变）Q主和Q‘主变化
Clk = 0， 主触发器不工作，从触发器开始工作 Q主和Q’主 保持不变 从触发器随着 Q主和Q’主 而改变 从触发器是SR触发器。
| Clk | S | R | Qn | Qn+1 |
|---|---|---|---|---|
| X | x | x | 0 | 0 |
| x | x | x | 1 | 1 |
| 下降沿点 | 0 | 0 | 0 | 0 |
| 下降沿点 | 0 | 0 | 1 | 1 |
| 下降沿点 | 0 | 1 | 0 | 0 |
| 下降沿点 | 0 | 1 | 1 | 0 |
| 下降沿点 | 1 | 0 | 0 | 1 |
| 下降沿点 | 1 | 0 | 1 | 1 |
| 下降沿点 | 1 | 1 | 0 | 1？不定 |
| 下降沿点 | 1 | 1 | 1 | 1？不定 |
（上表仅作部分示意）
图形符号：
↑表示脉冲触发触发器
为了更优化：
6. JK触发器
主从结构的电路（脉冲触发）
在时钟信号=1，主触发器工作，从触发器不工作
反之亦然
特性表：
| J | K | Qn | Qn+1 |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 |
| 0 | 1 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 1 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 0 |
原来的不定变成了翻转。
J 1 K 0 置1
J 0 K 1 置0
J 0 K 0 保持
J 1 K 1 翻转（计数）
图形符号：
记得也可加上触发沿符号
工作特点：
1.触发器整个工作分两步进行，时间信号为1，主触发器工作接收输入信号并置相应状态，从触发器在时间信号0时开始工作，按照主触发器输出的状态而发生变化
2.因为主触发器本身是电平触发器，所以在时间信号为1的时间里，输入信号都将对主触发器起到控制作用，所以我们希望能有一个更能抗干扰的
脉冲触发的触发器的致命问题：一次翻转（变化）。在时间信号为1的期间，输入信号的每一次变化都会引起Q主和Q主‘的改变，截止到下降沿到来的一瞬间的最后一个输出。但主从JK触发器的问题是，进行翻转时，只能翻转一次
什么意思？
当最终输出Q为0时，K被锁定为0，此时J,K只能为(1,0)和(0,0)，主触发器只能实现置1和保持功能。 若主触发器原态为1，则保持不变，若主触发器原态为0，则发生一次翻转，输出变为1 ，然后保持不变，一共只能发生一次翻转，输入为(0,0)则一直不翻转。所以一共最多发生一次翻转。
当Q为1时，J被锁定为0，此时J,K只能为(0,1)和(0,0)，主触发器只能实现置0和保持功能。 若主触发器原态为0，则保持不变 若主触发器原态为1，则进行一次翻转，输出为0，然后保持不变，一共只能发生一次翻转，输入为(0,0)则一直不翻转。
所以，如果在下降沿到来之前的最后一个信号是干扰信号，就会导致输出问题。
7.边沿触发的触发器
1.利用CMOS传输门构成的边沿触发器 主要是D触发器
2.维持阻塞结构的触发器（TTL） 也主要D触发器
3.利用门的传输延迟时间构成的触发器 JK触发器
电路结构和工作原理
利用CMOS传输门构成的边沿触发器：
C就是时钟信号。
分析：
C=0，TG1,4导通 TG2,3截止
TG1导通使Q1’ = D‘，TG4的导通使Q的状态保持
C = 1，TG1,4截止，TG2,3导通 类似击鼓传花，只留下最后的一个信号
TG1的截止和TG2的导通，使Q1’ = D’ 保留了下来
TG3的导通传了Q1，并取反得到Q，也就保留下了上升沿到来的这时刻的信号
即输出和输入相同，类似D触发器
当C回到0，TG1,4导通 TG2,3截止
保持，不发生变化，因此一个时钟周期只发生一次跳变，只有到下一次周期才能发生变化
↑边沿触发器示意符号
另外俩个电路： 不看了
8.触发器的逻辑功能及其描述方法 （重要）
要理解，需完整看第五章！
1.某一种逻辑功能的触发器，可以有不同的电路结构去实现
对JK触发器，可以用：主从结构、边沿结构，实现主从JK触发器与边沿JK触发器
2.对某一种结构，可以做成不同络功能的触发器
对边沿结构：可做成：边沿D触发器、边沿SR触发器、边沿JK触发器、边沿T触发器
3.已有一种逻辑功能的触发器，可得到其他逻辑功能的触发器
如：D->JK
所有的变换：依据触发器的逻辑方程进行变换（各逻辑方程见下方总结部分）
例：D->JK，将JK输出的的Qn+1作为D的输入
总结：
D触发器
特性表：
| D | Qn | Qn+1 |
|---|---|---|
| 0 | 0 | 0 |
| 0 | 1 | 0 |
| 1 | 0 | 1 |
| 1 | 1 | 1 |
特性方程：
Qn+1=D
状态图：
JK触发器
特性表：
特性方程：
Qn+1 = JQn ' +K' Qn
状态转换图：
T触发器
特性方程：
状态转换图：
SR触发器
| Qn | S | R | Qn+1 |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 0 |
| 0 | 1 | 0 | 1 |
| 0 | 1 | 1 | 不确定 |
| 1 | 0 | 0 | 1 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
| 1 | 1 | 1 | 不确定 |
特性方程：
状态图：
电路结构和触发方式
电路结构形式和触发方式之间有固定的关系
凡是采用同步SR结构的触发器，无论其逻辑功能如何，一定是电平触发方式
凡是采用主从SR结构的触发器，无论其逻辑功能如何，一定是脉冲触发方式
凡是采用两个电平触发D触发器的结构，维持阻塞的结构以及利用传输延迟的结构，无论其逻辑功能如何，一定是边沿触发方式
逻辑功能和触发方式是触发器中最重要的两个属性
触发器的功能：存储一位二进制的数据
特点：保存，在外来信号的作用下改变值
第六章 时序逻辑电路 （第二个重点）（难点）
1.概述
定义及功能特点：
电路的任意时刻的输出，不但取决于输入信号，还与电路原来的状态有关
结构特点：
1.包含组合电路和存储电路（记忆电路），存储电路是必须要有的
2.必须要有反馈回路
逻辑功能的描述：
三组方程
1.输出方程组：Y = F(X,Qn);
2.驱动方程（激励方程）：Z = G(X,Q);
3.状态方程：Qn+1 = H(Z,Qn);
时序逻辑电路的分类：
1.按照触发器的触发方式：同步时序电路、异步时序电路
同步：所有时间信号由一个控制
异步：······不同分别控制
2.按输出信号的特点：Mealy型（输出同时与输入和状态有关）、Moore型（输出只与状态有关）
2.时序逻辑的分析方法 （注意）
同步时序电路的分析方法：
1.写出输出方程
2.写出驱动方程 （各输入端）
3.写出状态方程
4.列出状态转换表、状态转换图和时序波形图 一般靠近输入的下标小，靠近输出的下标大
5.分析逻辑功能
建议参考书本P282 例6.2.1
状态转换图实例画法：圆圈（Q3Q2Q1）---->箭头上方写 输入/输出,例如：A/Y
从原状态开始，箭头指向下个状态，以此类推
在状态转换图中，以圆圈表示各个状态，以箭头表示状态转换的方向，同时在箭头旁要标识状态转换前输入变量和输出的值，一般来讲，将输入变量写在斜线上方，输出值写在斜线下方
3.若干常用时序逻辑电路
1.寄存器和移位寄存器
寄存器：是数字系统中用来存储二进制数据的逻辑部件，存取N位二进制数据需要有N个触发器构成
移位寄存器：在时钟信号的作用下，能依次移位，可从右到左也可从左到右。实现移位和数据的串并转换
单向移位寄存器：
以右移输入为例：
是一个同步的时序电路
| Dr | Q0n | Q1n | Q2n | Q3n | Q0n+1 | Q1n+1 | Q2n+1 | Q3n+1 | 输出Z |
|---|---|---|---|---|---|---|---|---|---|
| 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 | 0 | 1 | 0 | 0 | 0 |
| 1 | 0 | 1 | 0 | 0 | 1 | 0 | 1 | 0 | 0 |
| 1 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 | 0 | 1 | 1 | 0 | 1 |
在四个时钟信号之后，会发现从Q3n+1到Q0n+1 为Dr从开始计算的四个，此时如果将这四个一起输出就是并行输出
在时钟信号的作用下，可以对串行输入的数据进行右移并输出
右移：从低位往高位移动
所以上图是四位右移寄存器
双向移位寄存器：
74LS194A：四位双向移位寄存器
电路图较为复杂
扩展时，第一片最高位的输出应该作为第二片的右移信号，左移：第二片的最低位输出应作为第一片的左移信号
2.计数器
功能：
应用广泛，不仅可以用于对脉冲进行计数，还可用于分频、定时、产生节拍脉冲以及其他时序信号。计数器计数的对象是时钟脉冲的个数
分类：同步计数器 {加法计数器（二进制、十进制、任意进制）、减法计数器、可逆计数器} 、异步计数器 {加法计数器、减法计数器、可逆计数器}
为： X步 Y进制 Z法（可逆）计数器
同步计数器：
激励方程（驱动方程）
T0 = 1；
T1 = Q0；
T2 = Q1Q0；
T3 = Q2Q1Q0；
分频：
TQ0 = 2TClk
fQ0 = 1/2 fClk
Q1就是四分之一，Q2就是八分之一，以此类推
参照书本P323
任意进制计数器的构成：
已有N进制计数器，需要构成M进制计数器
M<N；一片
M>N；多于一片
M<N时，置零法：利用已有的计数器的置零功能，到某值后回到0. 置数法：跳到某个值（起点由预置数决定）
异步时序逻辑电路分析方法：
异步时序逻辑电路的分析方法和同步时序逻辑电路的基本相同。但在异步时序逻辑电路中，只有部分触发器由计数脉冲信号源CP触发，而其他触发器则由电路内部信号触发。在分析异步时序逻辑电路时，应考虑各个触发器的时钟条件，即写出时钟方程。这样，各个触发器只有在满足时钟条件后，其状态方程才能使用，这也是异步时序逻辑电路在分析方法上与同步时序逻辑电路的根本不同处。
1.写出方程：时钟方程，输出方程，驱动方程，状态方程
2.列状态转换真值表
3.逻辑功能说明
4.画出状态转换图和时序波形图
时钟方程：各触发器CP信号的表达式
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