09 2019 档案

SignalTap II Logic Analyzer 无法观测到信号？
摘要：在Quartus SignalTap 工具中加入信号，发现加入的信号变成红色，如图所示的data_slave[7..0]： 这样的信号是没有办法观测的，不会根据SignalTap 的Clock和Trigger进行更新，原因是Synthesis过程将它省略， 添加综合选项（Synthesis Attr 阅读全文
posted @ 2019-09-27 22:09 ygpygp1234 阅读(4954) 评论(0) 推荐(0)
Xilinx Vivado器件分配管脚：LVDS差分电平信号如何分配管脚？
摘要：最近在把Quartus Prime 15.1的工程移植到Vivado 2019.1，需要改变的地方还是很多的，先记一下差分信号在FPGA中的收发管脚定义和配置。以LVDS信号为例吧。 在7 Series FPGA & ZYNQ-7000 All Programmable SoC Library Gu 阅读全文
posted @ 2019-09-06 21:53 ygpygp1234 阅读(6076) 评论(0) 推荐(1)
FPGA调试技巧（Quartus 15.1 Standard平台）
摘要：1、在SignalTap II Logic Analyzer（stp）观测信号，需要将待观察寄存器、网络节点的综合器属性设为synthesis noprune和synthesis keep，防止综合器将这些信号省略、删除掉（因为这些信号可能是Fanout Free的，不驱动顶层文件输入输出）。 2、 阅读全文
posted @ 2019-09-06 21:13 ygpygp1234 阅读(622) 评论(0) 推荐(1)