2022年10月14日
Verilog中assign的使用
摘要： assign相当于连线，一般是将一个变量的值不间断地赋值给另一个变量，就像把这两个变量连在一起，所以习惯性的当做连线用，比如把一个模块的输出给另一个模块当输入。 assign的功能属于组合逻辑的范畴，应用范围可概括为以下三点： （1）持续赋值； （2）连线； （3）对wire型变量赋值，wire是线 阅读全文
posted @ 2022-10-14 16:17 VarForrest 阅读(152) 评论(0) 推荐(0) 编辑