摘要：
always 是来自 Verilog 的主要进程类型，另一个是 initial 在模拟开始时运行一次. always_ff @(posedge clk) :代表一个触发器(ff)，该过程在时钟的每个上升沿被触发(执行).这替换了 always @(posedge clk).这是唯一应该使用非阻塞 ( 阅读全文
摘要：
上升沿就是触发的那一瞬间，就是开关闭合的那一瞬间有效，由零变为一的那一下叫上升沿，反之由一变为零的那一瞬间叫下降沿，正常接通以后没有电平变化不起作用。下降沿是按键松开的那一瞬间才控制输出， 如果按下按键一直不松开那就一没有动作。 上升下降沿就是使用开关从0到1闭合时，或从1到0开关断开时，发出一个动 阅读全文