2022年3月31日
HDLBits->Verilog Language->Modules:Hierarchy->Modules and vectors
摘要： 题目要求如上不再赘述，主要关注到最后的四选一多路选择器。 最初编写的选择器代码如下 always@(sel) case(sel) 2'd0:q <= d; 2'd1:q <= in1; 2'd2:q <= in2; 2'd3:q <= in3; default: ; 此时会爆出警告 Warning 阅读全文
posted @ 2022-03-31 11:20 TwoDogJay 阅读(90) 评论(0) 推荐(0)