随笔分类 -  FPGA内外存储

摘要：// Quartus II Verilog Template// Basic 64-stage shift register with multiple tapsmodule basic_shift_register_with_multiple_taps#(parameter WIDTH=8, parameter LENGTH=64)( input clk, enable, input [WIDTH-1:0] sr_in, output [WIDTH-1:0] sr_tap_one, sr_tap_two, sr_tap_three, sr_out); // Declare the shift 阅读全文

摘要：分为两种IP core ： UNIPHY 和ALTMEMPHY比较 UNIPHY 性能更好一点不支持cyclone系列芯片，，ALTEMPHY 支持所有altera支持DDR2的芯片其实两种IP 使用方法相同http://www.altera.com.cn/literature/hb/external-memory/emi_rldram_ii_ug.pdfuniphy：IP核设置步骤：Memory clock frequency：给DDR的时钟频率1、对FPGA PHY设置PLL reference clock frequency：FPGA时钟引脚输入的时钟，供DDR的PLL使用时钟频率（关键 阅读全文