2015年12月9日
我的 FPGA 学习历程（09）—— 时序逻辑入门
摘要： 讲到这篇时，组合逻辑就告一段落了，下面是一些总结： 描述组合逻辑时，always 语句中的敏感信号列表中需要列出全部的可能影响输出的变量 描述组合逻辑时，always 语句中的赋值总是使用阻塞赋值符号 = 组合逻辑是描述输入和输出关系的功能块，由于延时的原因，输出可能会有毛刺，为避免避免毛刺需要引入 阅读全文
posted @ 2015-12-09 11:43 夏日时光 阅读(2951) 评论(0) 推荐(0)