10 2016 档案
摘要:这里采用夏宇闻教授第十五章的序列检测为例来学习; 从以上的状态转换图可以写出状态机的程序: 以下是测试模块: 其实这里也可以采用六个状态来实现功能: 以下是测试模块: 也可以用移位寄存器来实现: 1 module seqdet 2 ( 3 input wire x, 4 input wire clk
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摘要:详细的了解层次化事件队列有助于理解Verilog的阻塞赋值和非阻塞赋值功能。所谓层次化事件队列指的是用于调度仿真时间的不同Verilog事件队列。在IEEE的5.3节中定义了层次化事件队列在逻辑上分为用于当前仿真事件的4个不同队列,和用于下一段仿真事件的若干个附加队列: 1)动态事件队列(下列事件队
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摘要:1)状态机的异步置位和复位 异步置位与复位是于时钟无关的。当异步置位或复位信号来临时,他们立即分别置触发器的输出为1或0,不需要等待时钟沿的到来。要将他们列入always块的事件控制信号内就能触发always的执行。 沿关键词包括posedge(信号上升沿)和negedge(下降沿触发)的时钟,信号
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摘要:这里以简单的3-8译码器和8-3编码器为例: 8-3编码器程序: 1)利用for循环 1 module encoder8_3(a,out,none_on); 2 input [7:0]a; 3 output [2:0]out; 4 output none_on; 5 reg [2:0]out; 6
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摘要:因为大多数的FPGA内部的触发器数目相当多,又加上独热码状态机(one hot code machine)的译码逻辑最为简单,所以在FPGA实现状态机时,往往采用独热码状态机(即每个状态只有一个寄存器置位的状态机)。建议采用case语句来建立状态机的模型,因为这些语句表达清晰明了,可以方便的由当前状
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摘要:在Verilog中可以采用多种方法来描述有限状态机最常见的方法就是用always和case语句。如下图所示的状态转移图就表示了一个简单的有限状态机: 图中:图表示了一个四状态的状态机,输入为A和Reset,同步时钟为clk,输出信号是K1和K2,状态机只能在信号的上升沿发生。 (A)下面是可综合的V
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摘要:上图表示的就是数字电路设计中常用的时钟同步状态机的结构。其中共有四个部分产生下一状态的组合逻辑F、状态寄存器组、输出组合逻辑G、流水线输出寄存器组。如果状态寄存器组由n个寄存器组成,就可以记忆2^n个状态。并且所有的寄存器都连接在一个共同的时钟信号上,现代电路设计通常采用正跳变沿D触发器。 下一个状
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摘要:总线 总线是运算部件之间数据流通的公共通道。在硬线逻辑构成的运算电路中只要电路的规模允许可以比较自由的确定总线的位宽,从而大大的提高数据流通的速度。各个运算部件和数据寄存器组可以通过带有控制端的三态门与总线连接。 通过控制端来控制在某一时间段内,总线归那几个部件使用(任何时间段只能有一个部件发送,但
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