2022年9月14日
HDLBits（6）9.14
摘要： 2 Verilog语言 2.4 程序 2.4.1 Always 模块1 组合逻辑：always @(*) 时序逻辑：always @(posedge clk) 对于组合逻辑电路，一般会用 * 代替所有输入变量，防止出现错误 assign 用于对线性信号赋值，always模块用于定义reg型信号（寄存 阅读全文
posted @ 2022-09-14 22:26 LhTian21 阅读(52) 评论(0) 推荐(0)