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2018年11月10日
Cadence 16.6 Allegro焊盘与铜皮的连接方式(Orthogonal、Diagonal、FULL_CONTACT、8_WAY)
摘要: 目录 1. Orthogonal连接方式 2. Diagonal连接方式 3. FULL_CONTACT连接方式 4. 8_WAY连接方式 1. Orthogonal连接方式 Orthogonal:特点是焊盘到铜皮的Cline最多4条,且互相垂直。 执行Shape -> Global Dynamic
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posted @ 2018-11-10 15:24 黑马Amos
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2018年11月4日
Cadence 16.6 Allegro差分线的蛇形走线
摘要: 目录 1. 差分线的单条线执行蛇形走线的方法 2. 差分线的两条线同时执行蛇形走线的方法 3. 总结 1. 差分线的单条线执行蛇形走线的方法 Route -> Delay Tune,鼠标单击差分线的单条线Tx-_GP9(较短的那一条),此时Options的界面如下: 这个时候晃动鼠标可以看到屎黄色的
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posted @ 2018-11-04 21:43 黑马Amos
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2018年11月3日
千兆PHY作为百兆使用时的连接方式
摘要: MDI是PHY和网络变压器之间的接口。 下表为不同的以太网标准下PHY接口定义和RJ45的引脚对应关系(MDI配置)。 RJ45.PIN 1000BASE-T PHY 100BASE-TX PHY 10BASE-T PHY 1 BI DA+ P1_MDIP[0] TX+ P1_MDIP[0] TX+
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posted @ 2018-11-03 12:16 黑马Amos
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2018年11月2日
PHY和网络变压器的PCB布局(Layout)规则
摘要: 1. PHY距离网络变压器的距离要≥25mm,以便于将PHY和网络变压器有效隔离,减少EMI干扰,见下图。 2. PHY和PHY的差分对到PCB边沿的距离至少25mm。 3. PHY的差分对若有49.9Ω上拉电阻需靠近PHY摆放。 图1 布线时PHY和变压器、变压器和RJ45的距离考虑(来自于SMS
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posted @ 2018-11-02 22:10 黑马Amos
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2018年10月29日
Cadence 16.6 Allegro中Static Phase和Relative Propagation Delay的区别
摘要: 目录 1. 使用Relative Propagation Delay约束差分线TX+_GP0和TX-_GP0 2. 使用Static Phase约束差分线TX+_GP0和TX-_GP0 3. 几点结论 简单地说: 使用Static Phase的设置和操作步骤很简单,得到的结果很粗暴; 使用Relat
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posted @ 2018-10-29 22:48 黑马Amos
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2018年10月27日
Cadence 16.6 Allegro中Static Phase的Actual和Margin都是黄色的原因
摘要: 简单地说,可能的原因是: 在你布差分线的时候,你太心急,你只布了Signal_P和Signal_N的主线路,而没有布与之相关的比如匹配电阻或耦合电容的线,就去Analyze Actual和Margin。
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posted @ 2018-10-27 22:47 黑马Amos
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Cadence 16.6 Allegro中Phase Tune和Delay Tune的区别
摘要: 简单地说,Phase Tune只针对差分信号进行操作,Delay Tune一般对单端信号进行操作。 执行Phase Tune和Delay Tune命令都是在Allegro中执行的,分别为: Route -> Phase Tune Route -> Delay Tune 当对一单端信号执行Phase
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posted @ 2018-10-27 21:16 黑马Amos
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Allegro 误删了封装怎么办?
摘要: 假如说误删了R3,并且也保存了,无法回撤,可以打开Place -> Manually,见到下图。 勾选R3后先将R3放在Allegro中,再点OK,我们的R3就回来了。
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posted @ 2018-10-27 11:36 黑马Amos
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2018年10月25日
如何设置Cadence 16.6 Capture CIS Explorer默认的Visible属性?
摘要: 最近在建设公司Cadence库的过程中,发现在原理图中放置某些元器件时,总会附带一些不需要的属性,比如放置电容时,除了容值和额定电压还有Value值,因此对这一问题进行了探索。 在CIS Explorer中可以看到许多属性,下图是一个例子。 上图中,当元件的某一属性勾选Visible,那么在原理图中
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posted @ 2018-10-25 21:00 黑马Amos
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2018年10月19日
Cadence 16.6 Allegro中如何设置多层板的每一层的差分信号的线宽和线间距以保证100Ω阻抗?
摘要: 简单地说,从PCB板厂拿到各层的Thickness参数(或许介电常数也可以提供)后,利用Si9000设定好差分阻抗100Ω,计算出合适的差分线宽和线间距。 项目上使用的层叠设置如下图所示,下图中各层的Thickness由PCB板厂提供。 上图勾选了右下角的Show Diff Impedance。 首
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posted @ 2018-10-19 23:27 黑马Amos
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