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Xilinx ISE下的静态时序分析与时序优化
__大娱乐家 2017-10-27 12:29 阅读:10054 评论:0 推荐:1
【非原创声明】做fpga久了就会发现其实我们不能只局限于解决ERROR，综合过程中的有些Warning其实也是必须修掉的重要提示，不能忽视。我从网上摘了一些别人总结的经验，再自己补充一些整理在下面：
__大娱乐家 2017-07-13 17:18 阅读:1154 评论:0 推荐:0
简易SDRAM控制器的verilog代码实现
__大娱乐家 2017-06-05 21:49 阅读:2429 评论:0 推荐:0
跨时钟域处理的3种方法（1）
__大娱乐家 2017-05-17 19:12 阅读:284 评论:0 推荐:0
SDRAM工作原理与控制方法
__大娱乐家 2017-05-13 16:06 阅读:1614 评论:0 推荐:0
串口收发模块设计及仿真验证
__大娱乐家 2017-05-13 15:36 阅读:863 评论:0 推荐:1