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Xilinx ISE下的静态时序分析与时序优化

__大娱乐家 2017-10-27 12:29 阅读:10022 评论:0 推荐:1

简易SDRAM控制器的verilog代码实现

__大娱乐家 2017-06-05 21:49 阅读:2426 评论:0 推荐:0

SDRAM工作原理与控制方法

__大娱乐家 2017-05-13 16:06 阅读:1612 评论:0 推荐:0

【非原创声明】做fpga久了就会发现其实我们不能只局限于解决ERROR，综合过程中的有些Warning其实也是必须修掉的重要提示，不能忽视。我从网上摘了一些别人总结的经验，再自己补充一些整理在下面：

__大娱乐家 2017-07-13 17:18 阅读:1152 评论:0 推荐:0

vivadoHLS优化

__大娱乐家 2017-09-22 13:41 阅读:899 评论:0 推荐:0