会员
周边
新闻
博问
AI培训
云市场
所有博客
当前博客
我的博客
我的园子
账号设置
简洁模式
...
退出登录
注册
登录
剑武江南
路漫漫其修远兮,吾将上下而求索......
博客园
::
首页
::
新随笔
::
联系
::
订阅
::
管理
公告
2010年10月27日
【转】影响FPGA设计中时钟因素的探讨
摘要: 时钟是整个电路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。 1.1 建立时间与保持时间 建立时间(Tsu:set up time)是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那...
阅读全文
posted @ 2010-10-27 15:23 剑武江南
阅读(395)
评论(0)
推荐(2)
编辑