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摘要： 在Vivado生成IP核时，可以设置综合选项（Synthesis Options）为 Global 或 Out of context per IP ；对于顶层设计，Vivado使用自顶向下的全局（Global）综合方式，将顶层之下的所有逻辑模块都进行综合，但是设置为OOC方式的模块除外，它们独立于顶 阅读全文

摘要： 在查阅了各种书和帖子之后，总结了以下inout端口的使用注意事项。 （以下资料来源： 《Xilinx FPGA开发实用教程 第二版》 https://www.cnblogs.com/sea-wind/p/4924567.html 《FPGA中的INOUT接口和高阻态》 https://blog.cs 阅读全文

摘要： 一、偶数分频电路 偶数倍分频是最简单的一种分频模式，完全可通过计数器计数实现。 1 ////////////////////////////////////////////////////////////////////////////////// 2 // 偶数分频电路 3 // 这个分频模块适用 阅读全文

摘要： 在实际应用中，外部输入的异步信号需要经过系统时钟的同步化，且将输入的异步信号整形成宽度位一个时钟周期的脉冲信号。 1 module clk_syn( 2 clk, 3 reset, 4 s_in, 5 s_out 6 ); 7 8 input clk; 9 input reset; 10 input 阅读全文

摘要： 读华为技术文档《FIFO经验谈》看到的这个电路： FIFO的读写地址产生比较简单，当读使能有效时，在时钟作用下，读地址加1；当写使能有效时，写地址加1。 当FIFO深度较大时，同时FIFO的速度要求较高时，可以采用线性反馈移位计数器 （LFSR）。它的速度非常快，但是要牺牲一个地址。 针对同步的大F 阅读全文

摘要： 一、RapidIO 简介 1、总线技术 Rapid IO 的含义 根据百度百科的介绍：“ Rapid IO 是由 Motorola 和 Mercury 等公司率先倡导的一种高性能、 低引脚数、 基于数据包交换的互连体系结构，是为满足和未来高性能嵌入式系统需求而设计的一种开放式互连技术标准。Rapid 阅读全文

摘要： 一、HDLC简介 HDLC是一种面向比特的网络节点之间同步传输数据的数据链路层协议。使用点到点链路连接，这个网络中只有你我，中间没有第三个节点，所以在封装HDLC帧的时候，不需封装SD地址。 由于串行通信有着传输距离远、成本低的特点，所以远距离、超远距离的通信中较常使用串行通信。广域网以及两种最常用 阅读全文

摘要： Verilog中的端口类型 共分为 input、output、和 inout 三种类型，所有的端口在声明时默认为 wire 型。 Verilog中的变量类型 reg ：本质是存储器，具有寄存功能； net ：本质是一条没有逻辑的连线（wire）； Verilog的端口连接规则 端口连接规则分为模块描 阅读全文